JPH0345039A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、外部から与えられるクロック信号に同期して
データを取込む半導体装置に関する。

［従来の技術］ 従来、この種の半導体装置は、第３図に示すように、デ
ータを出力する側の半導体集積回路（以下、ＩＣと呼ぶ
）１とデミ、夕を受ける側のＩＣ２とにクロックを供給
し、このクロックに同期してＩＣＩから読み出されたデ
ータを、これを受ける側のＩＣ２に取込むように構成さ
れていた。

ここで、クロックが立上ってからデータが出力されるま
でのＩＣＩにおける遅延時間をｔ　ｐｄ’％データを受
ける側のＩＣ２のセットアツプ時間をｔ８いデータのホ
ールド時間をｊｈｉクロックの周期をＴｗとすると、従
来の半導体装置では、第４図に示すように、製造におけ
るバラツキを考慮して、Ｔｗ＞を−＋ｊｐｄ及びｔ、ｄ
＋ｔｈ〉○となるようにｔｐａ＋ｔｓｕ及びｔｈを設計
していた。

［発明が解決しようとする課題］ 上述した従来の半導体装置では、各ＩＣが固有の遅延時
間ｊ　ｐｄｚセットアツプ時間時間及０ホールド時間ｔ
ｈを持ち、しかもその遅延時間ｔ　ｐｄｚセットアツプ
時間ｔ　ｔｒｕ及びホールド時間ｔｈには必ず製造上の
バラツキが存在する。このため、複数のＩＣに対してデ
ータを転送する場合、各ＩＣのタイミング調整が難しく
、クロック周波数の高い装置では、特定のＩＣがデータ
を確実に保持できなくなるという問題点がある。

本発明はかかる問題点に鑑みてなされたものであって、
データ転送時のタイミング調整を容易にし、種々のクロ
ック周波数に対処できる半導体装置を提供することを目
的とする。

［課題を解決するための手段］ 本発明に係る半導体装置は、デコード信号によって遅延
量を順次可変させ外部から入力されるクロック信号を遅
延させる第１の遅延回路と、デコード信号によって遅延
量を順次可変させ外部から入力されるデータを遅延させ
る第２の遅延回路と、これら第１及び第２の遅延回路の
出力を入力し両出力間のタイミングの適否を判定する判
定手段と、この判定手段で前記出力間のタイミングが適
当と判定されるまで前記デコード信号を順次変化させる
カウンタとを具備したことを特徴とする。

［作用コ 本発明によれば、第１の遅延回路と第２の遅延回路の遅
延量が夫々カウンタ出力に基づくデコード信号によって
順次可変される。これにより、クロック信号及びデータ
信号の遅延時間が種々設定され、クロック信号とデータ
との間のタイミング関係が適切であると判定手段が判定
した時点で上記カウンタ出力が確定される。これにより
、遅延時間ｔ□、セットアツプ時間ｔ　ｓｕ及びホール
ド時間ｔｈを任意に設定することができる。このため、
各種のクロック周波数、クロックデユーティ−の変化及
びそれらの製造上のバラツキを吸収することができる。

［実施例］ 次に、本発明の実施例について添付の図面を参照しなが
ら説明する。

第１図は本発明の実施例に係る半導体装置の構成を示す
図である。

データを出力する側のＩＣＩＩ内には、パターン発生回
路１３が設けられている。このパターンを発生回路１３
はクロック信号、゛を入力すると、データとしての同期
パターンを発生し出力する。この同期パターンはマルチ
プレクサ１４の一方の選択入力として与えられている。

マルチプレクサ１４は選択信号Ａによって上記同期パタ
ーンと通常のデータＢとを選択するもので、これらのデ
ータを夫々一方の入力とするＡＮＤゲー）１４１，１４
２と、これらＡＮＤゲートの他方の入力に選択信号Ａと
その反転信号とを夫々供給するインバータ１４３と、Ａ
ＮＤゲート１４１，１４２の出力の論理和をとるＮＯＲ
ゲート１４４及びインバータ１４５とによって構成され
ている。

このマルチプレクサ１４の出力はフリップフロップ１５
に入力されている。フリップフロップ１５はこのデータ
をクロック信号によって保持し、外部に出力する。

一方、データを受ける側のＩＣ１２にはカウンタ２１が
設けられている。このカウンタ２１の出力は、デコーダ
２２へ出力されている。デコーダ２２は、このカウンタ
出力をデコードし、マルチプレクサ２３とマルチプレク
サ２４とに対する選択信号を出力する。マルチプレクサ
２３は、遅延回路３１からの３種類の遅延量の異なるデ
ータと選択信号とを夫々入力するＡＮＤゲー）２３１゜
２３２．２３３と、これらの出力を論理和するＮＯＲゲ
ート２３４及びインバータ２３５からなり、ＩＣＩ　１
からの３種類の遅延量の異なるデータのうちの一つを選
択信号によって選択してフリップフロップ２５のデータ
端子に出力する。マルチプレク゛す２４は遅延回路３２
からの３種類の遅延量の異なるクロック信号と選択信号
とを夫々入力するＡＮＤゲー）２４１，２４２，２４３
と、これらの出力を論理和するＮＯＲゲート２４４及び
インバータ２４５からなり、３種類の遅延量の異なるク
ロック信号のうちの一つを選択信号によって選択してフ
リップフロップ２５のクロック端子に出力する。

遅延回路３１．３２は、夫々入力信号をそのまま出力す
る第１の信号経路と、２段のインバータ３１１．３１２
及び３２１，３２２が縦続接続された第２の信号経路と
、４段のインバータ３１３゜３１４．３１５，３１８及
び３２３，３２４．３２５．３２６が縦続接続された第
３の信号経路とから構成されている。

検出回路２６は、フリップフロップ２５のＱ出力に基づ
いて、ＩＣ１１から入力されたデータとして同期パター
ンを検出し、同期パターンが検出されたことを示す検出
フラグｌ”をフリップフロップ２７のデータ端子に出力
する。フリップフロップ２７は上記検出回路２６から検
出フラグが入力されたら、カウンタクロックに従ってこ
れを保持すると共に、その保持データをカウンタクロッ
ク停止回路２８に出力する。カウンタクロック停止回路
２８は、フリップフロップ２７の出力を反転させるイン
バータ２８１と、このインバータ２８１の出力とカウン
タクロックとを入力するＮＡＮＤゲート２８２と、その
出力を反転させるインバータ２８３とからなり、フリッ
プフロップ２７の出力に応じてカウンタ２１へのカウン
タクロックの入力を制御する。

次に、このように構成された本実施例に係る半導体装置
の動作について説明する。

初期状態では、信号Ａは“′Ｏ”になっている。

クロック信号がＩＣＩ　１の同期パターン発生回路１３
に入力されると、この同期パターン発生回路１３から同
期パターンが出力され、これがマルチプレクサ１４で選
択され、フリップフロップ１５を介してＩＣ１２に出力
される。この同期パターンは、遅延回路３１を介してマ
ルチプレクサ２３に入力され、ここで、３種類の遅延の
うちの一つが選択されてフリップフロップ２５に入力さ
れる。

一方、クロック信号も同様に遅延回路３２を介してマル
チプレクサ２４に入力され、ここで３種類の遅延のうち
の一つが選択されてフリップフロップ２５に入力される
。

フリップフロップ２５に入力された同期パターンがクロ
ック信号の前縁エツジで正しくラッチされると、フリッ
プフロップ２５のＱ出力は“１″になり、これが検出回
路２６で検出される。この場合、検出回路２６は、フリ
ップフロップ２７に“１°゛を出力する。また、検出回
路２６がフリップフロップ２５のＱ出カニ“′１”を検
出しなかった場合、フリップフロップ２７に“ＯＩＩを
出力する。

フリップフロップ２７のデータが“１”の場合は、ＩＣ
１ｌの遅延時間ｔｐｄとＩＣ１２のセットアツプ時間ｔ
　ｇｕ及びホールド時間ｔｈとの関係が適正であるので
、マルチプレクサ２３．２４の選択信号を保持するよう
に、カウンタクロック停止回路２８はカウンタ２１への
カウントクロック供給を停止させる。

一方、フリップフロップのデータが“′０゛の場合は、
遅延時間ｔ□とセットアツプ時間を−及びホールド時間
ｔｈとの関係が適正でないと判断し、カウンタ２１のク
ロックは停止されずにマルチプレクサ２３．２４の選択
信号が順次変更される。

このようにして、適正な遅延時間ｔｐｄとセットアツプ
時間ｔ　Ｍｕとの関係が満たされるまでカウンタ２１が
動作し、適正な関係が設定された時点でカウンタ２１が
停止する。

なお、本発明は上述した実施例に限定されるものではな
い。上記実施例では、遅延回路３Ｉ、３２としてインバ
ータ３１１乃至３１６．３２１乃至３２６の直列回路を
使用し、マルチプレクサ２３．２４でこれらのパスを選
択したが、例えば、第２図に示すように、抵抗４１１，
４２１の一端に複数のＮチャネルＭＯＳトランジスタ４
１２゜４２２を夫々介して容量の異なる複数のコンデン
サ４１３．４２３を接続し、ＮチャネルＭＯ８）ランジ
スタ４１２，４２２の切換えによってＣＲの時定数を切
換える積分器で可変遅延回路４１゜４２を構成するよう
にしても良い。

この場合には、容量値の切換えによって極めて多くの遅
延量を選択することができるという利点がある。

［発明の効果コ 以上、説明したように本発明は、データを受ける側のＩ
Ｃのクロック信号とデータの遅延量を内部のカウンタで
切り替え、各遅延量におけるｔ□とｔ　ｍｕ及びｔｈと
の関係が適正かどうかを判定し、適正な場合にのみ前記
カウンタを停止させるようにしているので、クロックデ
ユーティ−の変化及び製造上のバラツキを吸収し、信号
伝送において大きなマージンをとることができるという
効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係る半導体装置のブロ
ック図、第２図は本発明の第２の実施例に係る半導体装
置のブロック図、第３図は従来の半導体装置のブロック
図、第４図は第３図の回路の動作を示すタイミング図で
ある。

Claims (1)

【特許請求の範囲】
1. （１）デコード信号によって遅延量を順次可変させ外部
   から入力されるクロック信号を遅延させる第１の遅延回
   路と、デコード信号によって遅延量を順次可変させ外部
   から入力されるデータを遅延させる第２の遅延回路と、
   これら第１及び第２の遅延回路の出力を入力し両出力間
   のタイミングの適否を判定する判定手段と、この判定手
   段で前記出力間のタイミングが適当と判定されるまで前
   記デコード信号を順次変化させるカウンタとを具備した
   ことを特徴とする半導体装置。