JPH034538A - バイポーラ型半導体装置 - Google Patents
バイポーラ型半導体装置Info
- Publication number
- JPH034538A JPH034538A JP1139983A JP13998389A JPH034538A JP H034538 A JPH034538 A JP H034538A JP 1139983 A JP1139983 A JP 1139983A JP 13998389 A JP13998389 A JP 13998389A JP H034538 A JPH034538 A JP H034538A
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- collector
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明はバイポーラ型半導体装置に関し、特に、高速論
理動作回路または、高周波領域におけるアナログ動作回
路に好適するものである。
理動作回路または、高周波領域におけるアナログ動作回
路に好適するものである。
（従来の技術）
近年、微細加工技術の進歩によってバイポーラ型半導体
装置の高集積化が進むと共に、寄生素子の低減により高
速化がもたらされている。即ち。
装置の高集積化が進むと共に、寄生素子の低減により高
速化がもたらされている。即ち。
トレンチアイソレイション（Ｔｒｅｎｃｈ ｌ５ｏｌａ
ｔｉｏｎ）により形成した素子分離領域と２層の多結晶
シリコン膜を利用した自己整合型構造が知られている。
ｔｉｏｎ）により形成した素子分離領域と２層の多結晶
シリコン膜を利用した自己整合型構造が知られている。
この構造では、ベース、エミッタ領域の縮小化によるペ
ースコレクタ間寄生容量とベース抵抗の低減更に、コレ
クタと基板間の寄生容量の低減による高速化と高集積化
が達成されている。
ースコレクタ間寄生容量とベース抵抗の低減更に、コレ
クタと基板間の寄生容量の低減による高速化と高集積化
が達成されている。
この構造を第２図と第３図により説明する。
第２図断面図に示したバイポーラ型トランジスタは、半
導体基板５０表面付近に形成してＬＯＣＯ５酸化膜５１
・・・により分離されたエピタキシャルＲ５２にトラン
ジスタ構造が、他のエピタキシャル層５３にコレクタ取
出電極５４が設置されている。
導体基板５０表面付近に形成してＬＯＣＯ５酸化膜５１
・・・により分離されたエピタキシャルＲ５２にトラン
ジスタ構造が、他のエピタキシャル層５３にコレクタ取
出電極５４が設置されている。
Ｐ型シリコン半導体基板５０には、常法により埋込領域
５５を形成後Ｎ型エピタキシャル成長層５２゜５３を堆
積するが、埋込領域５５を構成するために導入した１０
”／ｅ１１３のｓｂは、この堆積工程時にＰ型シリコン
半導体基板５０内に拡散すると共にエピタキシャル成長
Ｎ５２．５３にオートドーピング（Ａｕｔ。
５５を形成後Ｎ型エピタキシャル成長層５２゜５３を堆
積するが、埋込領域５５を構成するために導入した１０
”／ｅ１１３のｓｂは、この堆積工程時にＰ型シリコン
半導体基板５０内に拡散すると共にエピタキシャル成長
Ｎ５２．５３にオートドーピング（Ａｕｔ。
Ｄｏρｉｎｇ） シて埋込領域５５が形成される。
エピタキシャル成長層５２には、表面濃度（以後の不純
物濃度は全て表面濃度を意味する）が１０１＠／ｄのベ
ース領域５６を、その内部に１０”／ａＪの不純物濃度
のエミッタ領域５７が形成される。このベース領域５６
とエミッタ領域５７にまたがって設置されているのは絶
縁物層５８である。なお、ＬＯＣＯ５酸化膜５１底部に
はいわゆるチャンネルストッパ５９が設置されている。
物濃度は全て表面濃度を意味する）が１０１＠／ｄのベ
ース領域５６を、その内部に１０”／ａＪの不純物濃度
のエミッタ領域５７が形成される。このベース領域５６
とエミッタ領域５７にまたがって設置されているのは絶
縁物層５８である。なお、ＬＯＣＯ５酸化膜５１底部に
はいわゆるチャンネルストッパ５９が設置されている。
また、第３図には、トレンチアイソレイション層を備え
たバイポーラトランジスタを示した。
たバイポーラトランジスタを示した。
このバイポーラトランジスタは、自己整合法を利用する
ためにドープド多結晶シリコン層６０を利用している。
ためにドープド多結晶シリコン層６０を利用している。
即ち、Ｐ型シリコン半導体基板６１には、Ｎ型の埋込領
域６２が上記のように形成され、更にＮ型エピタキシャ
ル成長Ｎ６３を堆積する。
域６２が上記のように形成され、更にＮ型エピタキシャ
ル成長Ｎ６３を堆積する。
この積層構造体にいわゆる島領域を形成するために、そ
の所定位置にトレンチ溝６４をＰ型シリコン半導体基板
６Ｉまで達するように設け、その内部には、多結晶シリ
コンＭ６０を埋込んでトレンチアイソレイション層６４
（トレンチ溝と便宜的に同じ番号とする）を形成する。
の所定位置にトレンチ溝６４をＰ型シリコン半導体基板
６Ｉまで達するように設け、その内部には、多結晶シリ
コンＭ６０を埋込んでトレンチアイソレイション層６４
（トレンチ溝と便宜的に同じ番号とする）を形成する。
図に明らかなように、トレンチアイソレイションＪ’１
６４底部には、チャンネルストッパー（Ｃｈａｎ−ｎｅ
ｌ ５ｔｏｐｐｅｒ） ６５を設置する。
６４底部には、チャンネルストッパー（Ｃｈａｎ−ｎｅ
ｌ ５ｔｏｐｐｅｒ） ６５を設置する。
Ｎ型エピタキシャル成長層６３の表面には、いわゆる選
択酸化膜６６・・・を窒化珪素層を利用する常法により
エミッタ、ベース及びコレクタ引出領域形成予定位置以
外に形成後、自己整合法を利用するために、ドープド多
結晶シリコン層６７、６８を堆積する。
択酸化膜６６・・・を窒化珪素層を利用する常法により
エミッタ、ベース及びコレクタ引出領域形成予定位置以
外に形成後、自己整合法を利用するために、ドープド多
結晶シリコン層６７、６８を堆積する。
従って、ベース及びコレクタ形成予定位置以外に堆積し
たドープド多結晶シリコン層は例えばＲＩＥ （Ｒｅａ
ｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法によりパター
ニング（Ｐａｔｔｅｒｎｉｎｇ） シてから、加熱して
Ｎ型とＰ型の含有不純物をＮ型エピタキシャル成長層６
３内に拡散する。
たドープド多結晶シリコン層は例えばＲＩＥ （Ｒｅａ
ｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法によりパター
ニング（Ｐａｔｔｅｒｎｉｎｇ） シてから、加熱して
Ｎ型とＰ型の含有不純物をＮ型エピタキシャル成長層６
３内に拡散する。
この結果、第２図のバイポーラ型トランジスタと同じ不
純物濃度のＰ型ベース６９及びＮ型コレクタ引出領域７
０が得られ、更にエミッタ７１を形成するために眉間絶
縁膜としてアンドープＣＶＤ （Ｃｈｅｍｉ−ｃａｌ
Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）膜７２を堆積後
、ＲＩＥ法で形成予定位置をパターニングする。そして
、新たにドープド多結晶シリコンＨ７３も堆積、パター
ニングしてＮ型不純物をＮ型エピタキシャル成！％暦６
３内に導入してエミッタ７１を形成する。
純物濃度のＰ型ベース６９及びＮ型コレクタ引出領域７
０が得られ、更にエミッタ７１を形成するために眉間絶
縁膜としてアンドープＣＶＤ （Ｃｈｅｍｉ−ｃａｌ
Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）膜７２を堆積後
、ＲＩＥ法で形成予定位置をパターニングする。そして
、新たにドープド多結晶シリコンＨ７３も堆積、パター
ニングしてＮ型不純物をＮ型エピタキシャル成！％暦６
３内に導入してエミッタ７１を形成する。
更に、エミッタ７１．ベース６９及びコレクタ引出領域
７０に電気的に接続した電極７４．７５及び７６を設置
して、バイポーラ型トランジスタを完成する。
７０に電気的に接続した電極７４．７５及び７６を設置
して、バイポーラ型トランジスタを完成する。
（発明が解決しようとする課題）
このように横型バイポーラトランジスタでは、コレクタ
の引出掃造は、いずれも真性トランジスタ領域、埋込領
域及びコレクタ引出領域を経て即ち、半導体基板の長手
方向を利用しているので、素子の縮小化を阻害している
。
の引出掃造は、いずれも真性トランジスタ領域、埋込領
域及びコレクタ引出領域を経て即ち、半導体基板の長手
方向を利用しているので、素子の縮小化を阻害している
。
本発明は、このような事情により成されたもので、横型
バイポーラ型半導体素子を微細化することにより、寄生
素子や寄生容量を低減して、高速化と高集積化を図るこ
とを目的とする。
バイポーラ型半導体素子を微細化することにより、寄生
素子や寄生容量を低減して、高速化と高集積化を図るこ
とを目的とする。
（課題を解決するための手段）
シリコン半導体基板に形成するメサ状部と、このメサ状
部を囲み半導体基板に積層して形成する＃！縁物溜及び
多結晶層と、メサ状部の頂面及び一方の側壁に形成する
クラフトベース領域と真正ベース領域と、この真正ベー
ス領域に形成し多結晶層に接続するエミッタ領域と、メ
サ状部の他方の側壁に形成され多結晶層に接続するコレ
クタ領域と、前記エミッタ領域に接続する多結晶シリコ
ン層に形成するエミッタ電極と、コレクタ領域に接続す
る多結晶シリコン層に形成するコレクタ電極と、前記ベ
ース領域に接続して形成するベース電極が、本発明に係
わるバイポーラ型半導体装置の特徴である。
部を囲み半導体基板に積層して形成する＃！縁物溜及び
多結晶層と、メサ状部の頂面及び一方の側壁に形成する
クラフトベース領域と真正ベース領域と、この真正ベー
ス領域に形成し多結晶層に接続するエミッタ領域と、メ
サ状部の他方の側壁に形成され多結晶層に接続するコレ
クタ領域と、前記エミッタ領域に接続する多結晶シリコ
ン層に形成するエミッタ電極と、コレクタ領域に接続す
る多結晶シリコン層に形成するコレクタ電極と、前記ベ
ース領域に接続して形成するベース電極が、本発明に係
わるバイポーラ型半導体装置の特徴である。
（作 用）
このように本発明では、半導体基板をいわゆるメサ状に
加工して、得られる向合った側壁にエミッタ領域とコレ
クタ領域を、頂面にグラフトベース領域を夫々形成し、
各領域には、導電性金属層からなる電極を設置する。
加工して、得られる向合った側壁にエミッタ領域とコレ
クタ領域を、頂面にグラフトベース領域を夫々形成し、
各領域には、導電性金属層からなる電極を設置する。
この結果、バイポーラ型半導体装置の高集積化と、半導
体基板の長手方向に直行する即ち縦方向であるメサ状部
分の側壁を利用しているので、トランジスタに必要な特
性を、エミッタ領域とコレクタ領域の対向面積即ちメサ
状部の高さを調整することにより得られる他に、コレク
タ領域も横方向に引出さずに形成できるので、微細化及
び高集積化、更に高速化が達成された。
体基板の長手方向に直行する即ち縦方向であるメサ状部
分の側壁を利用しているので、トランジスタに必要な特
性を、エミッタ領域とコレクタ領域の対向面積即ちメサ
状部の高さを調整することにより得られる他に、コレク
タ領域も横方向に引出さずに形成できるので、微細化及
び高集積化、更に高速化が達成された。
（実施例）
第１図ａ −ｉの断面図を参照して本発明に係わる一実
施例としてＮＰＮ トランジスタを説明する。
施例としてＮＰＮ トランジスタを説明する。
Ｐ型シリコン半導体基板１表面にＰを１０１５〜／ｄ程
度含有したＮ型エピタキシャル層２を成長後。
度含有したＮ型エピタキシャル層２を成長後。
公知の熱酸化法により第１酸化シリコン層３を厚さＳＯ
Ｏλ〜１０００人被覆する。更に化学的気相成長法によ
り窒化シリコン層４を厚さ１０００人〜２０００人。
Ｏλ〜１０００人被覆する。更に化学的気相成長法によ
り窒化シリコン層４を厚さ１０００人〜２０００人。
厚さ５００人〜１ｏｏｏ人の第２酸化シリコン層５を順
次堆積する。
次堆積する。
次に通常のりソグラフイ（Ｌｉｔｈｏｇｒａｐｈｙ）法
と反応性イオンエツチング工程により第１図ａにあるよ
うなメサ状部を形成する。勿論、これには第１酸化シリ
コン層３、窒化シリコン層４及び第２酸化シリコン層５
がこの順に形成されている。
と反応性イオンエツチング工程により第１図ａにあるよ
うなメサ状部を形成する。勿論、これには第１酸化シリ
コン層３、窒化シリコン層４及び第２酸化シリコン層５
がこの順に形成されている。
続いて、第２酸化シリコンＮ５をマスクとして５ｉＣＱ
４． ＳＦ、などの気体を用いる反応性イオンエツチン
グ工程によりＰ型シリコン半導体基板１とＮ型エピタキ
シャル層２の境界付近までを異方性エツチングして、メ
サ状部６を形成する。
４． ＳＦ、などの気体を用いる反応性イオンエツチン
グ工程によりＰ型シリコン半導体基板１とＮ型エピタキ
シャル層２の境界付近までを異方性エツチングして、メ
サ状部６を形成する。
このメサ状部６を構成する第２酸化シリコン層５をフッ
酸などにより溶除してから、減圧下における化学的気相
成長法を施し、更に、メサ状部６に堆積した窒化シリコ
ン層４をバターニングして側壁８及び頂面９だけに残し
て第１図すの断面図が得られる。
酸などにより溶除してから、減圧下における化学的気相
成長法を施し、更に、メサ状部６に堆積した窒化シリコ
ン層４をバターニングして側壁８及び頂面９だけに残し
て第１図すの断面図が得られる。
更に、第１図Ｃに明らかなように窒化シリコン層４をマ
スクとした選択酸化法によりフィールド酸化物層７を形
成する。
スクとした選択酸化法によりフィールド酸化物層７を形
成する。
次に、第１図ｄに示すように、通常のりソゲラフイエ程
によりメサ状部６に形成した第１酸化シリコンＭ３以外
を除去後、メサ状部６の一方の側壁８と頂面１０の一部
に形成したレジスト層１０をマスクとし第１酸化シリコ
ン層３を通してイオン注入工程を行う。
によりメサ状部６に形成した第１酸化シリコンＭ３以外
を除去後、メサ状部６の一方の側壁８と頂面１０の一部
に形成したレジスト層１０をマスクとし第１酸化シリコ
ン層３を通してイオン注入工程を行う。
５°及至１０°程度の入射角によりほう素（Ｂ）をイオ
ン注入して頂面８付近の上部が高濃度約１０１９／ｃＪ
、側面８付近は低濃度層１０”／ｃｄ程度に形成してグ
ラフトベース領域１１．低濃度層を真性ベース領域１２
とする。
ン注入して頂面８付近の上部が高濃度約１０１９／ｃＪ
、側面８付近は低濃度層１０”／ｃｄ程度に形成してグ
ラフトベース領域１１．低濃度層を真性ベース領域１２
とする。
ここでフィールド酸化物層７表面にＮ型不純物例えばヒ
素を含んだ多結晶シリコン層１３をイオン注入法により
注入するかまたは、Ａｓ）１．などを混入させた化学的
気相成長法により堆積してから、エッチバック（Ｅｔｃ
ｈ Ｂａｃｋ）法により第１図ｅの形状に加工する。こ
の結果、第１酸化シリコンＲ３で覆われたメサ状部６側
壁８，９即ち真性ベース領域１２と、フィールド酸化層
７に対向してＮ型不純物例えばヒ素を含んだ多結晶シリ
コン層１３が配置される０次いで、第１酸化シリコン層
３をフッ酸などによるエツチングにより溶除してメサ状
部６の側壁８，９に隙間を形成後、ここにＮ型不純物例
えばヒ素を含んだ多結晶シリコン層１４を充填する。と
ころで、ドープド多結晶膜と単結晶シリコン膜に対する
選択性エツチング液であるフッ酸、硝酸及び酢酸の混合
液により、この多結晶シリコン層１３にエッチバック処
理を施して第１図ｆの断面構造とする。
素を含んだ多結晶シリコン層１３をイオン注入法により
注入するかまたは、Ａｓ）１．などを混入させた化学的
気相成長法により堆積してから、エッチバック（Ｅｔｃ
ｈ Ｂａｃｋ）法により第１図ｅの形状に加工する。こ
の結果、第１酸化シリコンＲ３で覆われたメサ状部６側
壁８，９即ち真性ベース領域１２と、フィールド酸化層
７に対向してＮ型不純物例えばヒ素を含んだ多結晶シリ
コン層１３が配置される０次いで、第１酸化シリコン層
３をフッ酸などによるエツチングにより溶除してメサ状
部６の側壁８，９に隙間を形成後、ここにＮ型不純物例
えばヒ素を含んだ多結晶シリコン層１４を充填する。と
ころで、ドープド多結晶膜と単結晶シリコン膜に対する
選択性エツチング液であるフッ酸、硝酸及び酢酸の混合
液により、この多結晶シリコン層１３にエッチバック処
理を施して第１図ｆの断面構造とする。
次に、この積層構造体全表面には、化学的気相成長法に
より第２シリコン酸化物暦１６を堆積し、不活性雰囲気
で約１０００℃の熱処理工程を行って、多結晶シリコン
層１４からヒ素を拡散させて厚さ０．３μｍ程度のコレ
クタ引出部１７とエミッタ領域１８を第１図ｇにあるよ
うに形成する。夫々の濃度は、共に約１０″’／ｃｄで
ある。
より第２シリコン酸化物暦１６を堆積し、不活性雰囲気
で約１０００℃の熱処理工程を行って、多結晶シリコン
層１４からヒ素を拡散させて厚さ０．３μｍ程度のコレ
クタ引出部１７とエミッタ領域１８を第１図ｇにあるよ
うに形成する。夫々の濃度は、共に約１０″’／ｃｄで
ある。
クラフトベース領域１１、エミッタ領域１８及びコレク
タ引出部１７には導電性金属層例えばＡΩ、ＡＱ−５ｉ
またはＡρ−５ｉ−Ｃｕを蒸着もしくはスパッタリング
（Ｓｐａｔｔｅｒｉｎｇ）法により堆積して電極１９．
２０．２１を形成する（第１図り参照）。
タ引出部１７には導電性金属層例えばＡΩ、ＡＱ−５ｉ
またはＡρ−５ｉ−Ｃｕを蒸着もしくはスパッタリング
（Ｓｐａｔｔｅｒｉｎｇ）法により堆積して電極１９．
２０．２１を形成する（第１図り参照）。
この形成に当たっては、通常のリンクラフイエ程とエツ
チング工程により形成しても良いが、第１図ｉのように
反応性イオンエツチング工程により側壁８．９と多結晶
シリコン層１３間に第２シリコン酸化物層１６の一部を
残し、タングステンＷ層２２などの選択成長により電極
を形成しても差つかえない。
チング工程により形成しても良いが、第１図ｉのように
反応性イオンエツチング工程により側壁８．９と多結晶
シリコン層１３間に第２シリコン酸化物層１６の一部を
残し、タングステンＷ層２２などの選択成長により電極
を形成しても差つかえない。
このようにしてバイポーラ型半導体装置を完成する。な
お、最終のパッシベイション（Ｐａｓｓｉｖａ−ｔｉｏ
ｎ）層として全面にＰＳＧまたは窒化シリコン層を被覆
しても良い。
お、最終のパッシベイション（Ｐａｓｓｉｖａ−ｔｉｏ
ｎ）層として全面にＰＳＧまたは窒化シリコン層を被覆
しても良い。
本発明に係わるバイポーラ型半導体装置は、従来のよう
に半導体基板の横方向に延長した経路を持った複雑なコ
レクタ引出部が必要でないので、高集積化が可能になる
と共に、コレクタと半導体基板間の寄生容量とコレクタ
シリーズ（Ｓｅｒｉｅｓ）抵抗などの寄生素子が大幅に
減少するので、バイポーラ型半導体装置の高速動作が可
能になる。
に半導体基板の横方向に延長した経路を持った複雑なコ
レクタ引出部が必要でないので、高集積化が可能になる
と共に、コレクタと半導体基板間の寄生容量とコレクタ
シリーズ（Ｓｅｒｉｅｓ）抵抗などの寄生素子が大幅に
減少するので、バイポーラ型半導体装置の高速動作が可
能になる。
第１図ａ−１は本発明に係わる一実施例の各工程を示す
断面図、第２図及び第３図は従来のバイポーラ型半導体
装置の断面図である。 に半導体基板、２：エピタキシャル層。 ３．５．１６：酸化シリコン層、 ４：窒化シリコン層、６：メタ状部、７：側壁、８：頂
面、９：フィールド酸化層。 １０ニレジスト層、１１ニゲラフトベース領域、１２：
真性ベース領域、 １３．１５：多結晶シリコン層、１４；隙間、１７：コ
レクタ引出部、１８：エミッタ領域、１９〜２１：電極
。
断面図、第２図及び第３図は従来のバイポーラ型半導体
装置の断面図である。 に半導体基板、２：エピタキシャル層。 ３．５．１６：酸化シリコン層、 ４：窒化シリコン層、６：メタ状部、７：側壁、８：頂
面、９：フィールド酸化層。 １０ニレジスト層、１１ニゲラフトベース領域、１２：
真性ベース領域、 １３．１５：多結晶シリコン層、１４；隙間、１７：コ
レクタ引出部、１８：エミッタ領域、１９〜２１：電極
。
Claims (1)
- 半導体基板に形成するメサ状部と、このメサ状部を囲み
半導体基板に積層して形成する絶縁物層及び多結晶層と
、メサ状部の頂面及び一方の側壁に形成するグラフトベ
ース領域と真正ベース領域と、この真正ベース領域に形
成し多結晶層に接続するエミッタ領域と、メサ状部の他
方の側壁に形成され多結晶層に接続するコレクタ領域と
、エミッタ領域に接続する多結晶層に形成するエミッタ
電極と、コレクタ領域に接続する多結晶層に形成するコ
レクタ電極と、ベース領域に接続して形成するベース電
極を具備することを特徴とするバイポーラ型半導体装置
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1139983A JPH034538A (ja) | 1989-06-01 | 1989-06-01 | バイポーラ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1139983A JPH034538A (ja) | 1989-06-01 | 1989-06-01 | バイポーラ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH034538A true JPH034538A (ja) | 1991-01-10 |
Family
ID=15258211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1139983A Pending JPH034538A (ja) | 1989-06-01 | 1989-06-01 | バイポーラ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH034538A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2756974A1 (fr) * | 1996-12-10 | 1998-06-12 | Sgs Thomson Microelectronics | Transistor bipolaire a isolement par caisson |
| KR100251107B1 (ko) * | 1997-04-29 | 2000-05-01 | 전주범 | 박막형광로조절장치및그제조방법 |
| US6156594A (en) * | 1996-11-19 | 2000-12-05 | Sgs-Thomson Microelectronics S.A. | Fabrication of bipolar/CMOS integrated circuits and of a capacitor |
| US6180442B1 (en) | 1996-11-19 | 2001-01-30 | Sgs-Thomson Microelectronics S.A. | Bipolar transistor with an inhomogeneous emitter in a BICMOS integrated circuit method |
| WO2009081867A1 (ja) * | 2007-12-20 | 2009-07-02 | Asahi Kasei Emd Corporation | 半導体装置及び半導体装置の製造方法 |
-
1989
- 1989-06-01 JP JP1139983A patent/JPH034538A/ja active Pending
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6180442B1 (en) | 1996-11-19 | 2001-01-30 | Sgs-Thomson Microelectronics S.A. | Bipolar transistor with an inhomogeneous emitter in a BICMOS integrated circuit method |
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