JPH0345476B2 - - Google Patents
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- JPH0345476B2 JPH0345476B2 JP55128331A JP12833180A JPH0345476B2 JP H0345476 B2 JPH0345476 B2 JP H0345476B2 JP 55128331 A JP55128331 A JP 55128331A JP 12833180 A JP12833180 A JP 12833180A JP H0345476 B2 JPH0345476 B2 JP H0345476B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
- G11B20/1806—Pulse code modulation systems for audio signals
- G11B20/1809—Pulse code modulation systems for audio signals by interleaving
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Physics & Mathematics (AREA)
- Probability & Statistics with Applications (AREA)
- Theoretical Computer Science (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Communication Control (AREA)
- Selective Calling Equipment (AREA)
Description
この発明は、オーデイオ信号等の情報信号を例
えばPCM信号等のデジタルデータに変換した実
信号データとこの実信号データの形式判別や制御
等に用いられる制御データとを処理するデジタル
信号処理装置に係り、特に制御データに対する誤
り検出能力を向上させたものに関する。 周知のように、例えば音楽等のオーデイオ信号
をPCM化して、一般の家庭用ビデオテープレコ
ーダで記録再生する場合には、このPCMオーデ
イオ信号をNTSC方式等の標準テレビジヨン信号
に準じた形式のデータフオーマツトの信号に変換
する必要がある。 このようなPCM化の一例として、例えば左右
の２チヤンネルのステレオオーデイオ信号を、そ
れぞれ約44［ＫHz］のサンプリング周波数でサン
プルし、１サンプルデータ（１ワード）を16ビツ
トあるいは14ビツトのPCMデジタルデータに変
換して、標準テレビジヨン信号中の映像信号の位
置に上記データを配置する。ここで、１ワードが
上記14ビツトの場合の１水平期間（1H期間）分
のデータフオーマツトの一例を第１図に示す。こ
の第１図の1H分のデータブロツクにおいて、
PCM化信号のワードを左右チヤンネル交互に６
ワード配列し、誤に訂正ワードＰ，Ｑの２ワード
と、１ワード16ビツトの誤り検出ワードCRCを
１ワードとを付加して、全９ワード128ビツトに
より１データブロツクを構成している。この第１
図のPCMデータのＬ，Ｒは、それぞれ左右チヤ
ンネルのサンプルデータに対応し、添付記号は上
記サンプリングの順位を示している。ここで、こ
の第１図のフオーマツトにおいては、各サンプル
データの６ワードと、誤り訂正ワードＰ，Ｑの２
ワードとの計８ワードを、１ワード毎に順次16ブ
ロツク（＝16H）ずつずらして配置するようなイ
ンターリーブを施しており、上記添付記号のＤが
このようなインターリーブのブロツク数（Ｄ＝
16）を示している。この場合、Ｄ＝16ブロツクの
インターリーブは3D＝48ワードのワードインタ
ーリーブと等価である。 さらに、この第１図において、1H期間は168ビ
ツトで構成され、この168ビツトの先頭位置に13
ビツトのパルス幅を有する水平同期信号（HS）
を配置し、さらに13ビツトおいて４ビツト分のデ
ータ同期用のクロツク信号CKを配置した後、上
記128ビツトのデータブロツクを配列している。
ここで、データ同期信号CKのコードは、例えば
“1010”としている。また、上記128ビツトのデー
タブロツクの後方には、１ビツト分の“０”信号
を配置し、４ビツトのパルス幅を有する白基準信
号Ｗを配置している。 次に、第２図は制御信号のデータブロツクを有
する1H期間を示し、128ビツトの制御データブロ
ツク以外は、第１図と同様に水平同期信号HSや
白基準信号Ｗを付加して、全体で168ビツトに構
成している。この128ビツトの制御データブロツ
クは、先頭位置から順に、56ビツトの頭出し信号
ワードＳ、14ビツトの内容識別信号ワードＴ、28
ビツトのアドレス信号ワードＶ、14ビツトのコン
トロール信号ワードCT及び前述した16ビツトの
誤り検出ワードCRCを配列している。 ここで、上記14ビツトのコントロール信号ワー
ドCTの内容は、例えば次表のように設定してい
る。
えばPCM信号等のデジタルデータに変換した実
信号データとこの実信号データの形式判別や制御
等に用いられる制御データとを処理するデジタル
信号処理装置に係り、特に制御データに対する誤
り検出能力を向上させたものに関する。 周知のように、例えば音楽等のオーデイオ信号
をPCM化して、一般の家庭用ビデオテープレコ
ーダで記録再生する場合には、このPCMオーデ
イオ信号をNTSC方式等の標準テレビジヨン信号
に準じた形式のデータフオーマツトの信号に変換
する必要がある。 このようなPCM化の一例として、例えば左右
の２チヤンネルのステレオオーデイオ信号を、そ
れぞれ約44［ＫHz］のサンプリング周波数でサン
プルし、１サンプルデータ（１ワード）を16ビツ
トあるいは14ビツトのPCMデジタルデータに変
換して、標準テレビジヨン信号中の映像信号の位
置に上記データを配置する。ここで、１ワードが
上記14ビツトの場合の１水平期間（1H期間）分
のデータフオーマツトの一例を第１図に示す。こ
の第１図の1H分のデータブロツクにおいて、
PCM化信号のワードを左右チヤンネル交互に６
ワード配列し、誤に訂正ワードＰ，Ｑの２ワード
と、１ワード16ビツトの誤り検出ワードCRCを
１ワードとを付加して、全９ワード128ビツトに
より１データブロツクを構成している。この第１
図のPCMデータのＬ，Ｒは、それぞれ左右チヤ
ンネルのサンプルデータに対応し、添付記号は上
記サンプリングの順位を示している。ここで、こ
の第１図のフオーマツトにおいては、各サンプル
データの６ワードと、誤り訂正ワードＰ，Ｑの２
ワードとの計８ワードを、１ワード毎に順次16ブ
ロツク（＝16H）ずつずらして配置するようなイ
ンターリーブを施しており、上記添付記号のＤが
このようなインターリーブのブロツク数（Ｄ＝
16）を示している。この場合、Ｄ＝16ブロツクの
インターリーブは3D＝48ワードのワードインタ
ーリーブと等価である。 さらに、この第１図において、1H期間は168ビ
ツトで構成され、この168ビツトの先頭位置に13
ビツトのパルス幅を有する水平同期信号（HS）
を配置し、さらに13ビツトおいて４ビツト分のデ
ータ同期用のクロツク信号CKを配置した後、上
記128ビツトのデータブロツクを配列している。
ここで、データ同期信号CKのコードは、例えば
“1010”としている。また、上記128ビツトのデー
タブロツクの後方には、１ビツト分の“０”信号
を配置し、４ビツトのパルス幅を有する白基準信
号Ｗを配置している。 次に、第２図は制御信号のデータブロツクを有
する1H期間を示し、128ビツトの制御データブロ
ツク以外は、第１図と同様に水平同期信号HSや
白基準信号Ｗを付加して、全体で168ビツトに構
成している。この128ビツトの制御データブロツ
クは、先頭位置から順に、56ビツトの頭出し信号
ワードＳ、14ビツトの内容識別信号ワードＴ、28
ビツトのアドレス信号ワードＶ、14ビツトのコン
トロール信号ワードCT及び前述した16ビツトの
誤り検出ワードCRCを配列している。 ここで、上記14ビツトのコントロール信号ワー
ドCTの内容は、例えば次表のように設定してい
る。
【表】
この表のうち、Ｑ訂正識別コードは、上記
PCMオーデイオ信号の１ワードのビツト数が14
ビツトのとき、有で“０”となるが、１ワードが
16ビツトのときは、例えば第３図に示すようなデ
ータフオーマツトとなり、Ｑ訂正識別コードは無
に対応して“１”となる。 すなわち、第３図は、上記PCMオーデイオ信
号の１ワードを16ビツトで構成する場合のデータ
ブロツクの１例を示し、全128ビツトのデータブ
ロツクを、それぞれ16ビツトの左右チヤンネルの
オーデイオ信号データＬ，Ｒを６ワードと、16ビ
ツトの誤り訂正ワードＰと、16ビツトの誤り検出
ワード（CRC）との全８ワードで構成している。 次に、これらの1H単位のデータ信号は、例え
ば第４図ａ，ｂに示すように、１垂直区間（１フ
イールド期間）内に配列される。ここで、第４図
ａは奇数フイールド、第４図ｂは偶数フイールド
に対応し、各フイールドの先頭には等価パルス
EPと垂直同期信号VSが配置され、奇数フイール
ド（第４図ａ参照）では10H目、偶数フイールド
（第４図ｂ参照）では10.5H目に、それぞれ制御
信号ブロツクCDBをのせた1Hを配置し、以下順
にデータブロツクDBをのせた245Hを配列し、残
余のＨは空白区間BLとなるように構成する。 この第４図ａ，ｂの１フイールド期間である
262.5Hのうち、上記制御信号ブロツクCDB及び
データブロツクDBが配列された246H以外の
16.5Hは、標準テレビジヨン信号の垂直ブランキ
ング期間に対応している。 ところで、上記のようなフオーマツトのPCM
オーデイオ信号データを、例えば一般家庭用のビ
デオテープレコーダ等を用いて記録、再生する場
合において、再生時、第１図に示すような実信号
のデータブロツクは、その誤り検出ワードCRC
により誤り検出がなされる上、さらに誤り訂正ワ
ードＰ，Ｑ等により誤りのあるサンプルデータ
（ワード）を訂正することができるとともに、再
誤り検出も可能であるが、第２図に示す如き制御
信号のデータブロツクは所定の単位データ区間に
１回であり、また誤り検査は誤り検出ワード
CRCのみによつて行なうことしかできないので、
誤りを十分に検出し得ないという問題がある。そ
して、特に制御信号のデータブロツクのうち内容
識別信号ワードＴやアドレス信号ワードＶは、再
生されるオーデイオ信号に直接影響をおよぼすも
のではないが、コントロール信号CTには先に表
で示したように、訂正用パリテイ信号Ｐ，Ｑを用
いているか否かを判別するＰ，Ｑ訂正識別コード
やオーデイオ信号をPCMデジタルデータに変換
する際プリエンフアシスをかけているか否かを判
別するプリエンフアシス識別コード等が含まれて
いるため、このコントロール信号CTを誤ると実
信号データブロツクの処理に係る制御を誤ること
になり、再生されるオーデイオ信号に直接悪影響
をおよぼされることになる。 この発明は上記事情を考慮してなされたもの
で、制御信号データブロツクの例えばコントロー
ル信号ワードのうち、再生されるオーデイオ信号
に直接影響をおよぼすビツトに対しては、誤り検
出用データによる誤り検出で誤りなしと判断され
た上で、少少なくとも２回以上連続して同じパタ
ーンであつたとき、初めてそのビツトの内容を正
規の内容として認めて、実信号データブロツクの
処理に係る制御に供されるようにすることによ
り、制御信号データブロツクの内容を正しく得
て、実信号データの処理に係る制御を正確に行な
うことができる極めて良好なデジタル信号処理装
置を提供することを目的とする。 以下、この発明の一実施例について図面を参照
して詳細に説明する。第５図において、１１は入
力端子で、例えば図示しないビデオテープレコー
ダ等に記録されたPCMデジタルデータが供給さ
れるものである。この入力端子１１はデータ抜き
取り回路１２を介して、シリアルパラレル変換回
路（以下Ｓ／Ｐ変換回路という）１３に接続され
るとともに、誤り検出回路１４に接続されてい
る。ここで上記Ｓ／Ｐ変換回路１３は、８つの出
力ライン１３１乃至１３８を有し、これら各出力
ライン１３１乃至１３８はデインターリーブ回路
１５の各対応する入力端にそれぞれ接続されてい
る。この出力ライン１３１乃至１３８はそれぞれ
例えば14ビツト（実信号データブロツクの１ワー
ド分）のデータ伝送が可能なものである。そし
て、このデインターリーブ回路１５の出力端は、
誤り訂正補回路１６、Ｄ／Ａ変換回路１７、増幅
回路１８及び出力端子１９をそれぞれ介して、図
示しないオーデイオ回路部に接続されている。こ
のうち、上記増幅回路１８には、抵抗Ｒ、コンデ
ンサＣ及びスイツチ２０よりなるデエンフアシス
回路部２１が接続されており、このスイツチ２０
がオンされることによりデエンフアシスがかかる
ようになつている。 一方前記誤り検出回路１４の出力端は、デイン
ターリーブ回路１５の対応する誤り検出信号入力
端に接続されるとともに、ノツト回路２２を介し
てアンド回路２３の入力一端に接続されている。
このアンド回路２３の入力他端は、入力データコ
ントロール回路２４のセツトパルス出力端に接続
されている。また、上記入力データコントロール
回路２４の誤り判定信号出力端は、デインターリ
ーブ回路１５の誤り判定信号入力端に接続されて
いる。そして、上記アンド回路２３の出力端は、
Ｄタイプフリツプフロツプ（以下DFFという）
２５乃至２８の各セツトパルス入力端Ｇにそれぞ
れ接続されるとともに、ノツト回路２９を介して
他のDFF３０のセツトパルス入力端Ｇ及びアン
ド回路３１の入力一端に接続されている。 ここで、上記DFF２５乃至２７は、それぞれ
例えば14ビツト分のデータ（実信号データブロツ
クの１ワード分）のラツチが可能なもので、その
各入力端Ｄは前記Ｓ／Ｐ変換回路１３の出力ライ
ン１３５乃至１３７にそれぞれ接続されている。
また、上記DFF２８は例えば10ビツト分のデー
タのラツチが可能なもので、その入力端ＤはＳ／
Ｐ変換回路１３の出力ライン１３８の上位10ビツ
ト分に接続されている。そして、上記DFF３０
は例えば４ビツト分のデータのラツチが可能なも
ので、上記出力ライン１３８の下位４ビツト分
は、該DFF３０の入力端Ｄに接続されている。
このDFF３０は上記入力端Ｄに入力された４ビ
ツト分のデータをそれぞれ独立して出力する４ビ
ツト分の出力端Ｑを有しており、該出力端Ｑは４
ビツト分のデータのラツチが可能なDFF３２の
入力端Ｄに接続されている。そして、このDFF
３２の４ビツト分の出力端Ｑは、それぞれ前記誤
り訂正補正回路１６の制御端、スイツチ２０及び
接続端子３３を介して図示しないダビング禁止用
制御回路等に接続されている。 ここにおいて、上記DFF３０の４ビツト分の
入力端Ｄは、それぞれエクスクリユーシブノア回
路（以下EXノア回路という）３４の入力一端に
接続されている。また、DFF３０の４ビツト分
の出力端Ｑは、それぞれ上記EXノア回路３４の
入力他端に接続されている。そしてEXノア回路
３４の出力端は、上記アンド回路３１の入力他端
に接続され、該アンド回路３１の出力端はDFF
３２のセツトパルス入力端Ｇに接続されている。
すなわち、上記DFF３０，３２、ノツト回路２
９、EXノア回路３４及びアンド回路３１等より
なる回路は、それぞれ４ビツト分設けられている
ものである。 また、上記各DFF２５乃至２８の出力端Ｑは、
それぞれのDFF２５乃至２８のラツチ可能なビ
ツト数分設けられており、各出力端Ｑは接続端子
３５乃至３８を介して、それぞれ図示しない所定
の回路に接続されている。 上記のような構成において、以下その動作を説
明する。まず、入力端子１１に供給されたPCM
デジタルデータは、データ抜き取り回路１２で波
形整形されて、そのデータブロツクが抜き取られ
る。そして、この抜き取られたデータブロツク
は、Ｓ／Ｐ変換回路１３で各ワード単位に分割さ
れるとともに、誤り検出回路１４で誤り検出がな
される。 ここでデータブロツクが実信号のデータブロツ
クの場合、Ｓ／Ｐ変換回路１３の各出力ライン１
３１乃至１３８は、例えば先に第１図で示した実
信号データブロツクの各ワードLo、Ro-3D、
Lo+1-6D、Ro+1-9D、Lo+2-12D、Ro+2-15D、Po-18D、
Qo-21Dにそれぞれ対するものである。そして、上
記のように各ワード単位に分割されたデータは、
入力データコントロール回路２４からの誤り判定
信号とともにデインターリーブ回路１５に供給さ
れ、以下誤り訂生補正回路１６、Ｄ／Ａ変換回路
１７、増幅回路１８及び出力端子１９を介して前
記オーデイオ回路部に供給される。 一方、上記データブロツクが制御信号のデータ
ブロツクの場合、Ｓ／Ｐ変換回路１３の出力ライ
ン１３１乃至１３４は頭出し信号ワードＳに対応
し、出力ライン１３５は内容識別信号ワードＴに
対応し、出力ライン１３６，１３７はアドレス信
号ワードＶに対応し、出力ライン１３８はコント
ロール信号ワードCTに対応するものである。そ
して第６図ａに示すように制御信号のデータブロ
ツクSB1の場合、入力データコントロール回路２
４は時刻T1でそのセツトパルス出力端からセツ
トパルス（論理値“１”）を出力する。このとき、
誤り検出回路１４からの誤り検出信号が論理値
“０”（誤りなし）であれば、第６図ｂに示すよう
にアンド回路２３の出力は論理値“１”となる。
すると、DFF２５乃至２８の各セツトパルス入
力端Ｇが論理値“１”となるので、上記出力ライ
ン１３５乃至１３８のデータ（内容識別信号ワー
ドＴ、アドレス信号ワードＶ及びコントロール信
号ワードCTの上位10ビツト分）が誤りのないと
きのみDFF２５乃至２８にラツチされる。また、
誤りがあるときには、アンド回路２３の出力端は
論理値“１”にならず、DFF２５乃至２８は旧
データを保持する。 ここで、上記コントロール信号ワードCTの下
位４ビツト分つまり先に表で示したビツト番号11
乃至14のデータは、アンド回路２３の出力端が
“１”となつてもノツト回路２９によりDFF３０
のセツトパルス入力端Ｇが“０”であるため
DFF３０にセツトされない。ところが時刻T2で
入力データコントロール回路２４のセツトパルス
出力端が“０”になると、アンド回路２３の出力
端も“０”となり、このときDFF３０のセツト
パルス入力端Ｇが“１”となるので、当該データ
がDFF３０にラツチされる。すると、DFF３０
の入力端Ｄと出力端Ｑとのデータが一致するた
め、EXノア回路３４の出力端は第６図ｃに示す
ように“１”となる。ところが、この時（時刻
T2）では、アンド回路２３の出力端は“０”で
あるので、アンド回路３１の出力端も第６図ｄに
示すように“０”となり、DFF３２はDFF３０
のラツチデータをラツチしない。 そして、次に、第６図ａに示すように実信号の
データブロツクDB1が供給されると、時刻T3で
EXノア回路３４の一致がとられなくなり、EXノ
ア回路３４の出力端は“０”となる（第６図ｃ参
照）。 このような状態で、次に第６図ａに示すように
次の制御信号のデータブロツクSB2が供給され
て、そのコントロール信号ワードCTの下位４ビ
ツト分のデータが、先のデータブロツクSB1と同
じであるとすると、時刻T4でEXノア回路３４の
一致がとられ、その出力端が“１”となる（第６
図ｃ参照）。そして、時刻T5でアンド回路２３の
出力端が“１”となると（第６図ｂ参照）、アン
ド回路３１の両入力端が“１”となるので、この
アンド回路３１の出力端は第６図ｄに示すように
“１”となる。このため、DFF３２は、DFF３０
に先にラツチされた内容をラツチし、ここで初め
て先に述べたダビング禁止コード、Ｐ及びＱ訂正
識別コード、プリエンフアシス識別コードに応じ
て、接続端子３３を介して前記ダビング禁止制御
回路、スイツチ２０及び誤り訂正補正回路１６等
が制御されるものである。 また、制御信号のデータブロツクSB1とSB2と
で、コントロール信号ワードCTの下位４ビツト
データが異なつた場合には、DFF３０のラツチ
内容が変更されるだけで、DFF３２には影響が
ない。 したがつて上記実施例のような構成によれば、
制御信号のデータブロツクのコントロール信号ワ
ードCTのうち、再生されるオーデイオ信号に直
接影響をおよぼす下位４ビツト分のデータを、
EXノア回路３４で先のデータと後のデータとの
一致をとり、一致したときのみ当該データを制御
に供させるようにした、つまり２回連続して同じ
データであるか否かを検出するようにしたので、
簡易な構成で容易に制御信号のデータブロツクに
応する誤り検出能力を向上させることができるも
のである。 なお、この発明は上記実施例に限定されるもの
ではなく、この外その要旨を逸脱しない範囲で
種々変形して実施することができる。 したがつて、以上詳述したようにこの発明によ
れば、制御信号データブロツクの例えばコントロ
ール信号ワードのうち、再生されるオーデイオ信
号に直接影響をおよぼすビツトに対しては、誤り
検出用データによる誤り検出で誤りなしと判断さ
れた上で、少なくとも２回以上連続して同じパタ
ーンであつたとき、初めてそのビツトの内容を正
規の内容として認めて、実信号データブロツクの
処理に係る制御に供させるようにしたので、制御
信号データブロツクの内容を正しく得て、実信号
データの処理に係る制御を正確に行なうことがで
きる極めて良好なデジタル信号処理装置を提供す
ることができる。
PCMオーデイオ信号の１ワードのビツト数が14
ビツトのとき、有で“０”となるが、１ワードが
16ビツトのときは、例えば第３図に示すようなデ
ータフオーマツトとなり、Ｑ訂正識別コードは無
に対応して“１”となる。 すなわち、第３図は、上記PCMオーデイオ信
号の１ワードを16ビツトで構成する場合のデータ
ブロツクの１例を示し、全128ビツトのデータブ
ロツクを、それぞれ16ビツトの左右チヤンネルの
オーデイオ信号データＬ，Ｒを６ワードと、16ビ
ツトの誤り訂正ワードＰと、16ビツトの誤り検出
ワード（CRC）との全８ワードで構成している。 次に、これらの1H単位のデータ信号は、例え
ば第４図ａ，ｂに示すように、１垂直区間（１フ
イールド期間）内に配列される。ここで、第４図
ａは奇数フイールド、第４図ｂは偶数フイールド
に対応し、各フイールドの先頭には等価パルス
EPと垂直同期信号VSが配置され、奇数フイール
ド（第４図ａ参照）では10H目、偶数フイールド
（第４図ｂ参照）では10.5H目に、それぞれ制御
信号ブロツクCDBをのせた1Hを配置し、以下順
にデータブロツクDBをのせた245Hを配列し、残
余のＨは空白区間BLとなるように構成する。 この第４図ａ，ｂの１フイールド期間である
262.5Hのうち、上記制御信号ブロツクCDB及び
データブロツクDBが配列された246H以外の
16.5Hは、標準テレビジヨン信号の垂直ブランキ
ング期間に対応している。 ところで、上記のようなフオーマツトのPCM
オーデイオ信号データを、例えば一般家庭用のビ
デオテープレコーダ等を用いて記録、再生する場
合において、再生時、第１図に示すような実信号
のデータブロツクは、その誤り検出ワードCRC
により誤り検出がなされる上、さらに誤り訂正ワ
ードＰ，Ｑ等により誤りのあるサンプルデータ
（ワード）を訂正することができるとともに、再
誤り検出も可能であるが、第２図に示す如き制御
信号のデータブロツクは所定の単位データ区間に
１回であり、また誤り検査は誤り検出ワード
CRCのみによつて行なうことしかできないので、
誤りを十分に検出し得ないという問題がある。そ
して、特に制御信号のデータブロツクのうち内容
識別信号ワードＴやアドレス信号ワードＶは、再
生されるオーデイオ信号に直接影響をおよぼすも
のではないが、コントロール信号CTには先に表
で示したように、訂正用パリテイ信号Ｐ，Ｑを用
いているか否かを判別するＰ，Ｑ訂正識別コード
やオーデイオ信号をPCMデジタルデータに変換
する際プリエンフアシスをかけているか否かを判
別するプリエンフアシス識別コード等が含まれて
いるため、このコントロール信号CTを誤ると実
信号データブロツクの処理に係る制御を誤ること
になり、再生されるオーデイオ信号に直接悪影響
をおよぼされることになる。 この発明は上記事情を考慮してなされたもの
で、制御信号データブロツクの例えばコントロー
ル信号ワードのうち、再生されるオーデイオ信号
に直接影響をおよぼすビツトに対しては、誤り検
出用データによる誤り検出で誤りなしと判断され
た上で、少少なくとも２回以上連続して同じパタ
ーンであつたとき、初めてそのビツトの内容を正
規の内容として認めて、実信号データブロツクの
処理に係る制御に供されるようにすることによ
り、制御信号データブロツクの内容を正しく得
て、実信号データの処理に係る制御を正確に行な
うことができる極めて良好なデジタル信号処理装
置を提供することを目的とする。 以下、この発明の一実施例について図面を参照
して詳細に説明する。第５図において、１１は入
力端子で、例えば図示しないビデオテープレコー
ダ等に記録されたPCMデジタルデータが供給さ
れるものである。この入力端子１１はデータ抜き
取り回路１２を介して、シリアルパラレル変換回
路（以下Ｓ／Ｐ変換回路という）１３に接続され
るとともに、誤り検出回路１４に接続されてい
る。ここで上記Ｓ／Ｐ変換回路１３は、８つの出
力ライン１３１乃至１３８を有し、これら各出力
ライン１３１乃至１３８はデインターリーブ回路
１５の各対応する入力端にそれぞれ接続されてい
る。この出力ライン１３１乃至１３８はそれぞれ
例えば14ビツト（実信号データブロツクの１ワー
ド分）のデータ伝送が可能なものである。そし
て、このデインターリーブ回路１５の出力端は、
誤り訂正補回路１６、Ｄ／Ａ変換回路１７、増幅
回路１８及び出力端子１９をそれぞれ介して、図
示しないオーデイオ回路部に接続されている。こ
のうち、上記増幅回路１８には、抵抗Ｒ、コンデ
ンサＣ及びスイツチ２０よりなるデエンフアシス
回路部２１が接続されており、このスイツチ２０
がオンされることによりデエンフアシスがかかる
ようになつている。 一方前記誤り検出回路１４の出力端は、デイン
ターリーブ回路１５の対応する誤り検出信号入力
端に接続されるとともに、ノツト回路２２を介し
てアンド回路２３の入力一端に接続されている。
このアンド回路２３の入力他端は、入力データコ
ントロール回路２４のセツトパルス出力端に接続
されている。また、上記入力データコントロール
回路２４の誤り判定信号出力端は、デインターリ
ーブ回路１５の誤り判定信号入力端に接続されて
いる。そして、上記アンド回路２３の出力端は、
Ｄタイプフリツプフロツプ（以下DFFという）
２５乃至２８の各セツトパルス入力端Ｇにそれぞ
れ接続されるとともに、ノツト回路２９を介して
他のDFF３０のセツトパルス入力端Ｇ及びアン
ド回路３１の入力一端に接続されている。 ここで、上記DFF２５乃至２７は、それぞれ
例えば14ビツト分のデータ（実信号データブロツ
クの１ワード分）のラツチが可能なもので、その
各入力端Ｄは前記Ｓ／Ｐ変換回路１３の出力ライ
ン１３５乃至１３７にそれぞれ接続されている。
また、上記DFF２８は例えば10ビツト分のデー
タのラツチが可能なもので、その入力端ＤはＳ／
Ｐ変換回路１３の出力ライン１３８の上位10ビツ
ト分に接続されている。そして、上記DFF３０
は例えば４ビツト分のデータのラツチが可能なも
ので、上記出力ライン１３８の下位４ビツト分
は、該DFF３０の入力端Ｄに接続されている。
このDFF３０は上記入力端Ｄに入力された４ビ
ツト分のデータをそれぞれ独立して出力する４ビ
ツト分の出力端Ｑを有しており、該出力端Ｑは４
ビツト分のデータのラツチが可能なDFF３２の
入力端Ｄに接続されている。そして、このDFF
３２の４ビツト分の出力端Ｑは、それぞれ前記誤
り訂正補正回路１６の制御端、スイツチ２０及び
接続端子３３を介して図示しないダビング禁止用
制御回路等に接続されている。 ここにおいて、上記DFF３０の４ビツト分の
入力端Ｄは、それぞれエクスクリユーシブノア回
路（以下EXノア回路という）３４の入力一端に
接続されている。また、DFF３０の４ビツト分
の出力端Ｑは、それぞれ上記EXノア回路３４の
入力他端に接続されている。そしてEXノア回路
３４の出力端は、上記アンド回路３１の入力他端
に接続され、該アンド回路３１の出力端はDFF
３２のセツトパルス入力端Ｇに接続されている。
すなわち、上記DFF３０，３２、ノツト回路２
９、EXノア回路３４及びアンド回路３１等より
なる回路は、それぞれ４ビツト分設けられている
ものである。 また、上記各DFF２５乃至２８の出力端Ｑは、
それぞれのDFF２５乃至２８のラツチ可能なビ
ツト数分設けられており、各出力端Ｑは接続端子
３５乃至３８を介して、それぞれ図示しない所定
の回路に接続されている。 上記のような構成において、以下その動作を説
明する。まず、入力端子１１に供給されたPCM
デジタルデータは、データ抜き取り回路１２で波
形整形されて、そのデータブロツクが抜き取られ
る。そして、この抜き取られたデータブロツク
は、Ｓ／Ｐ変換回路１３で各ワード単位に分割さ
れるとともに、誤り検出回路１４で誤り検出がな
される。 ここでデータブロツクが実信号のデータブロツ
クの場合、Ｓ／Ｐ変換回路１３の各出力ライン１
３１乃至１３８は、例えば先に第１図で示した実
信号データブロツクの各ワードLo、Ro-3D、
Lo+1-6D、Ro+1-9D、Lo+2-12D、Ro+2-15D、Po-18D、
Qo-21Dにそれぞれ対するものである。そして、上
記のように各ワード単位に分割されたデータは、
入力データコントロール回路２４からの誤り判定
信号とともにデインターリーブ回路１５に供給さ
れ、以下誤り訂生補正回路１６、Ｄ／Ａ変換回路
１７、増幅回路１８及び出力端子１９を介して前
記オーデイオ回路部に供給される。 一方、上記データブロツクが制御信号のデータ
ブロツクの場合、Ｓ／Ｐ変換回路１３の出力ライ
ン１３１乃至１３４は頭出し信号ワードＳに対応
し、出力ライン１３５は内容識別信号ワードＴに
対応し、出力ライン１３６，１３７はアドレス信
号ワードＶに対応し、出力ライン１３８はコント
ロール信号ワードCTに対応するものである。そ
して第６図ａに示すように制御信号のデータブロ
ツクSB1の場合、入力データコントロール回路２
４は時刻T1でそのセツトパルス出力端からセツ
トパルス（論理値“１”）を出力する。このとき、
誤り検出回路１４からの誤り検出信号が論理値
“０”（誤りなし）であれば、第６図ｂに示すよう
にアンド回路２３の出力は論理値“１”となる。
すると、DFF２５乃至２８の各セツトパルス入
力端Ｇが論理値“１”となるので、上記出力ライ
ン１３５乃至１３８のデータ（内容識別信号ワー
ドＴ、アドレス信号ワードＶ及びコントロール信
号ワードCTの上位10ビツト分）が誤りのないと
きのみDFF２５乃至２８にラツチされる。また、
誤りがあるときには、アンド回路２３の出力端は
論理値“１”にならず、DFF２５乃至２８は旧
データを保持する。 ここで、上記コントロール信号ワードCTの下
位４ビツト分つまり先に表で示したビツト番号11
乃至14のデータは、アンド回路２３の出力端が
“１”となつてもノツト回路２９によりDFF３０
のセツトパルス入力端Ｇが“０”であるため
DFF３０にセツトされない。ところが時刻T2で
入力データコントロール回路２４のセツトパルス
出力端が“０”になると、アンド回路２３の出力
端も“０”となり、このときDFF３０のセツト
パルス入力端Ｇが“１”となるので、当該データ
がDFF３０にラツチされる。すると、DFF３０
の入力端Ｄと出力端Ｑとのデータが一致するた
め、EXノア回路３４の出力端は第６図ｃに示す
ように“１”となる。ところが、この時（時刻
T2）では、アンド回路２３の出力端は“０”で
あるので、アンド回路３１の出力端も第６図ｄに
示すように“０”となり、DFF３２はDFF３０
のラツチデータをラツチしない。 そして、次に、第６図ａに示すように実信号の
データブロツクDB1が供給されると、時刻T3で
EXノア回路３４の一致がとられなくなり、EXノ
ア回路３４の出力端は“０”となる（第６図ｃ参
照）。 このような状態で、次に第６図ａに示すように
次の制御信号のデータブロツクSB2が供給され
て、そのコントロール信号ワードCTの下位４ビ
ツト分のデータが、先のデータブロツクSB1と同
じであるとすると、時刻T4でEXノア回路３４の
一致がとられ、その出力端が“１”となる（第６
図ｃ参照）。そして、時刻T5でアンド回路２３の
出力端が“１”となると（第６図ｂ参照）、アン
ド回路３１の両入力端が“１”となるので、この
アンド回路３１の出力端は第６図ｄに示すように
“１”となる。このため、DFF３２は、DFF３０
に先にラツチされた内容をラツチし、ここで初め
て先に述べたダビング禁止コード、Ｐ及びＱ訂正
識別コード、プリエンフアシス識別コードに応じ
て、接続端子３３を介して前記ダビング禁止制御
回路、スイツチ２０及び誤り訂正補正回路１６等
が制御されるものである。 また、制御信号のデータブロツクSB1とSB2と
で、コントロール信号ワードCTの下位４ビツト
データが異なつた場合には、DFF３０のラツチ
内容が変更されるだけで、DFF３２には影響が
ない。 したがつて上記実施例のような構成によれば、
制御信号のデータブロツクのコントロール信号ワ
ードCTのうち、再生されるオーデイオ信号に直
接影響をおよぼす下位４ビツト分のデータを、
EXノア回路３４で先のデータと後のデータとの
一致をとり、一致したときのみ当該データを制御
に供させるようにした、つまり２回連続して同じ
データであるか否かを検出するようにしたので、
簡易な構成で容易に制御信号のデータブロツクに
応する誤り検出能力を向上させることができるも
のである。 なお、この発明は上記実施例に限定されるもの
ではなく、この外その要旨を逸脱しない範囲で
種々変形して実施することができる。 したがつて、以上詳述したようにこの発明によ
れば、制御信号データブロツクの例えばコントロ
ール信号ワードのうち、再生されるオーデイオ信
号に直接影響をおよぼすビツトに対しては、誤り
検出用データによる誤り検出で誤りなしと判断さ
れた上で、少なくとも２回以上連続して同じパタ
ーンであつたとき、初めてそのビツトの内容を正
規の内容として認めて、実信号データブロツクの
処理に係る制御に供させるようにしたので、制御
信号データブロツクの内容を正しく得て、実信号
データの処理に係る制御を正確に行なうことがで
きる極めて良好なデジタル信号処理装置を提供す
ることができる。
第１図乃至第４図ａ，ｂはそれぞれPCMオー
デイオ信号を記録、再生するためのデータフオー
マツトの一例を示すタイムチヤート、第５図はこ
の発明に係るデジタル信号処理装置の一実施例を
示すブロツク構成図、第６図ａ乃至ｄはそれぞれ
同実施例の動作を説明するためのタイムチヤート
である。 １１…入力端子、１２…データ抜き取り回路、
１３…Ｓ／Ｐ変換回路、１４…誤り検出回路、１
５…デインターリーブ回路、１６…誤り訂正補正
回路、１７…Ｄ／Ａ変換回路、１８…増幅回路、
１９…出力端子、２０…スイツチ、２１…デエン
フアシス回路部、２２…ノツト回路、２３…アン
ド回路、２４…入力データコントロール回路、２
５乃至２８…DFF、２９…ノツト回路、３０…
DFF、３１…アンド回路、３２…DFF、３３…
接続端子、３４…EXノア回路、３２乃至３８…
接続端子。
デイオ信号を記録、再生するためのデータフオー
マツトの一例を示すタイムチヤート、第５図はこ
の発明に係るデジタル信号処理装置の一実施例を
示すブロツク構成図、第６図ａ乃至ｄはそれぞれ
同実施例の動作を説明するためのタイムチヤート
である。 １１…入力端子、１２…データ抜き取り回路、
１３…Ｓ／Ｐ変換回路、１４…誤り検出回路、１
５…デインターリーブ回路、１６…誤り訂正補正
回路、１７…Ｄ／Ａ変換回路、１８…増幅回路、
１９…出力端子、２０…スイツチ、２１…デエン
フアシス回路部、２２…ノツト回路、２３…アン
ド回路、２４…入力データコントロール回路、２
５乃至２８…DFF、２９…ノツト回路、３０…
DFF、３１…アンド回路、３２…DFF、３３…
接続端子、３４…EXノア回路、３２乃至３８…
接続端子。
Claims (1)
- 【特許請求の範囲】 １ デジタル情報信号である実信号データと、こ
の実信号データの処理に係る制御のための制御用
データとを入力する入力手段を有し、 この入力手段で入力された前記制御用データに
基づいて、前記実信号データの処理に係る制御を
行なうデジタル信号処理装置において、 前記入力手段で入力された前記実信号データ及
び制御用データに対して、誤り検出用データに基
づいた誤り検出を行なう誤り検出手段と、 前記制御用データについて、前記誤り検出手段
による誤り検出の結果が誤りなしの状態で、少な
くとも２回連続して同じデータが入力されたこと
を検出する検出手段と、 この検出手段によつて検出された前記制御用デ
ータを、前記実信号データの処理に係る制御に供
される制御手段とを具備してなることを特徴とす
るデジタル信号処理装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55128331A JPS5753802A (en) | 1980-09-16 | 1980-09-16 | Processor of digital signal |
| KR1019810003068A KR860000118B1 (ko) | 1980-09-16 | 1981-08-22 | 디지탈 신호 처리장치 |
| US06/300,738 US4433416A (en) | 1980-09-16 | 1981-09-10 | PCM Signal processor |
| DE8181304193T DE3168800D1 (en) | 1980-09-16 | 1981-09-14 | A pcm signal processor |
| EP81304193A EP0048152B1 (en) | 1980-09-16 | 1981-09-14 | A pcm signal processor |
| CA000385999A CA1187999A (en) | 1980-09-16 | 1981-09-16 | Pcm signal processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55128331A JPS5753802A (en) | 1980-09-16 | 1980-09-16 | Processor of digital signal |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5753802A JPS5753802A (en) | 1982-03-31 |
| JPH0345476B2 true JPH0345476B2 (ja) | 1991-07-11 |
Family
ID=14982140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55128331A Granted JPS5753802A (en) | 1980-09-16 | 1980-09-16 | Processor of digital signal |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4433416A (ja) |
| EP (1) | EP0048152B1 (ja) |
| JP (1) | JPS5753802A (ja) |
| KR (1) | KR860000118B1 (ja) |
| CA (1) | CA1187999A (ja) |
| DE (1) | DE3168800D1 (ja) |
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| JPS6070555A (ja) * | 1983-09-27 | 1985-04-22 | Trio Kenwood Corp | 磁気記録再生方式 |
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| CA1325472C (en) * | 1985-05-22 | 1993-12-21 | Tsuguhide Sakata | Information recording system and apparatus |
| JP2597989B2 (ja) * | 1986-02-28 | 1997-04-09 | ソニー株式会社 | データ再生装置 |
| JPH0721940B2 (ja) * | 1986-08-26 | 1995-03-08 | キヤノン株式会社 | 情報記録再生装置 |
| FR2606239A1 (fr) * | 1986-10-30 | 1988-05-06 | Bull Sa | Procede et dispositif de transmission de donnees numeriques |
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| KR100601598B1 (ko) | 1998-06-15 | 2006-07-14 | 삼성전자주식회사 | 기록 방지 정보를 저장하는 기록 매체와 기록 방지 방법 |
| JP2003101412A (ja) * | 2001-09-21 | 2003-04-04 | Sony Corp | デジタル／アナログ変換装置、伝送信号のデコーダ、およびテープドライブ装置 |
| US20040158877A1 (en) * | 2003-02-07 | 2004-08-12 | Global View Co., Ltd. | Control method and device of video signal combined with interactive control data |
| CN101300005B (zh) | 2004-08-30 | 2013-05-01 | 詹森药业有限公司 | 作为11-β羟类固醇脱氢酶抑制剂的N-2金刚烷基-2-苯氧基-乙酰胺衍生物 |
| CA2576850C (en) | 2004-08-30 | 2013-06-25 | Janssen Pharmaceutica N.V. | Tricyclic lactam derivatives as 11-beta hydroxysteroid dehydrogenase inhibitors |
| ES2312278B1 (es) * | 2007-06-26 | 2010-02-08 | Gonzi Roc S.L.L. | Procedimiento para el tintado de marmoles y piedras naturales. |
| CN106708650B (zh) * | 2015-11-17 | 2022-02-08 | 恩智浦美国有限公司 | 保护嵌入式非易失性存储器免受干扰 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5497004A (en) * | 1978-01-17 | 1979-07-31 | Ricoh Co Ltd | Data detector |
| JPS54137204A (en) * | 1978-04-17 | 1979-10-24 | Sony Corp | Digital signal transmission method |
| JPS5555412A (en) * | 1978-10-17 | 1980-04-23 | Victor Co Of Japan Ltd | Signal recording and reproducing device |
| JPS5556744A (en) * | 1978-10-23 | 1980-04-25 | Sony Corp | Pcm signal transmission device |
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-
1980
- 1980-09-16 JP JP55128331A patent/JPS5753802A/ja active Granted
-
1981
- 1981-08-22 KR KR1019810003068A patent/KR860000118B1/ko not_active Expired
- 1981-09-10 US US06/300,738 patent/US4433416A/en not_active Expired - Lifetime
- 1981-09-14 EP EP81304193A patent/EP0048152B1/en not_active Expired
- 1981-09-14 DE DE8181304193T patent/DE3168800D1/de not_active Expired
- 1981-09-16 CA CA000385999A patent/CA1187999A/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
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| JPS5753802A (en) | 1982-03-31 |
| US4433416A (en) | 1984-02-21 |
| EP0048152A1 (en) | 1982-03-24 |
| KR860000118B1 (ko) | 1986-02-19 |
| DE3168800D1 (en) | 1985-03-21 |
| CA1187999A (en) | 1985-05-28 |
| EP0048152B1 (en) | 1985-02-06 |
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