JPH02235155A - データ読み出し回路 - Google Patents
データ読み出し回路Info
- Publication number
- JPH02235155A JPH02235155A JP5693189A JP5693189A JPH02235155A JP H02235155 A JPH02235155 A JP H02235155A JP 5693189 A JP5693189 A JP 5693189A JP 5693189 A JP5693189 A JP 5693189A JP H02235155 A JPH02235155 A JP H02235155A
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- JP
- Japan
- Prior art keywords
- control signal
- data
- address
- speed
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
例えば，デイジタル信号処理の際に使用するデータ読み
出し回路に関し、 記憶部に書き込まれたデータの読み出しの高速化を図る
ことを目的とし、 印加される第１の制御信号を用いて．入力する読み出し
アドレスを該読み出しアドレスの周期のｎ倍の周期を持
ち．位相が互いに（１／ｎ）相ずつずれたｎ系列低速読
み出しアドレスに変換して順次，送出する低速アドレス
変換手段と、同一データが書き込まれたｎ個の記憶部分
で構成され，該低速読み出しアドレスが入力した記憶部
分から対応するデータが読み出される記憶部（３）と、
印加される第２の制御信号によって，入力した読み出し
アドレスに対応するデータが順次，外部に送出される様
に動作が制御されるセレクタと、該低速アドレス変換手
段，セレクタの動作を制御する第１の制御信号，第２の
制御信号を発生する制御信号発生部とを有する様に構成
する。
出し回路に関し、 記憶部に書き込まれたデータの読み出しの高速化を図る
ことを目的とし、 印加される第１の制御信号を用いて．入力する読み出し
アドレスを該読み出しアドレスの周期のｎ倍の周期を持
ち．位相が互いに（１／ｎ）相ずつずれたｎ系列低速読
み出しアドレスに変換して順次，送出する低速アドレス
変換手段と、同一データが書き込まれたｎ個の記憶部分
で構成され，該低速読み出しアドレスが入力した記憶部
分から対応するデータが読み出される記憶部（３）と、
印加される第２の制御信号によって，入力した読み出し
アドレスに対応するデータが順次，外部に送出される様
に動作が制御されるセレクタと、該低速アドレス変換手
段，セレクタの動作を制御する第１の制御信号，第２の
制御信号を発生する制御信号発生部とを有する様に構成
する。
本発明は，例えばディジタル信号処理の際に使用される
データ読み出し回路に関するものである。
データ読み出し回路に関するものである。
近年の集積回路の大規模化と高速化により，デイジタル
信号処理（ＤＳＰ）の実時間処理が可能となり，様々な
分野でデイジタル信号処理化が急速に増加している。
信号処理（ＤＳＰ）の実時間処理が可能となり，様々な
分野でデイジタル信号処理化が急速に増加している。
一般的に． ＤＳＰの内部機能はプログラムヵウンタ，
プログラムＲＯＭ （リードオンリメモリ），プログラ
ムデコーダを含むデコーダ部とデータＲＯＭ ，データ
ＲＡＭ （ランダムアクセスメモリ），レジスタファイ
ルを含むデータメモリ部，乗算器．アキュムレータを含
む演算部，入出力部などから構成されているが， ｏｓ
ｐの高速化に対応して記憶部に書き込まれたデータの読
み出しの高速化を図ることが要望されている。
プログラムＲＯＭ （リードオンリメモリ），プログラ
ムデコーダを含むデコーダ部とデータＲＯＭ ，データ
ＲＡＭ （ランダムアクセスメモリ），レジスタファイ
ルを含むデータメモリ部，乗算器．アキュムレータを含
む演算部，入出力部などから構成されているが， ｏｓ
ｐの高速化に対応して記憶部に書き込まれたデータの読
み出しの高速化を図ることが要望されている。
第４図は従来例のブロック図，第５図は第４図の動作説
明図を示す。
明図を示す。
ここで、第５図中の左側の符号は第４図中の同じ符号の
部分の波形を示す。以下，第５図を参照して第４図の動
作を説明する。
部分の波形を示す。以下，第５図を参照して第４図の動
作を説明する。
第５図−■に示す様に読み出しアドレス１，２．３・・
がバッファ１１を介してＲＯＭ １２に加えられ，対応
する部分に書き込まれているデータが順次，読み出され
る（第５図−■参照）。ここで、Ｔは１？ＯＭ １２の
アクセスタイムで， ＲＯＭに読み出しアドレスが入力
してから書き込みデータが読み出されるまでの時間であ
る。
がバッファ１１を介してＲＯＭ １２に加えられ，対応
する部分に書き込まれているデータが順次，読み出され
る（第５図−■参照）。ここで、Ｔは１？ＯＭ １２の
アクセスタイムで， ＲＯＭに読み出しアドレスが入力
してから書き込みデータが読み出されるまでの時間であ
る。
さて、ＲＯＭには高速用と低速用があり，高速用ＲＯＭ
の場合には，例えば数ＩＱｎｓ以下のアクセスタイムで
あるが．低速用ＲＯＭの場合には，例えば数１００ｎｓ
以上であり，低速用ＲＯＭを用いて定められたアクセス
タイムよりも短い時間でデータを読み出すことは困難で
あると云う問題がある。
の場合には，例えば数ＩＱｎｓ以下のアクセスタイムで
あるが．低速用ＲＯＭの場合には，例えば数１００ｎｓ
以上であり，低速用ＲＯＭを用いて定められたアクセス
タイムよりも短い時間でデータを読み出すことは困難で
あると云う問題がある。
本発明は記憶部分に書き込まれたデータの読み出しの高
速化を図ることを目的とする。
速化を図ることを目的とする。
第１図は本発明の原理ブロック図を示す。
図中、２は印加される第１の制御信号を用いて，入力す
る読み出しアドレスを該読み出しアドレスの周期のｎ倍
の周期を持ち，位相が互いに（１／ｎ）相ずつずれたｎ
系列の低速読み出しアドレスに変換して順次，送出する
低速アドレス変換手段で、３は同一データが書き込まれ
たｎ個の記憶部分で構成され．該低速読み出しアドレス
が入力した記憶部分から対応するデータが読み出される
記憶部である。
る読み出しアドレスを該読み出しアドレスの周期のｎ倍
の周期を持ち，位相が互いに（１／ｎ）相ずつずれたｎ
系列の低速読み出しアドレスに変換して順次，送出する
低速アドレス変換手段で、３は同一データが書き込まれ
たｎ個の記憶部分で構成され．該低速読み出しアドレス
が入力した記憶部分から対応するデータが読み出される
記憶部である。
また、５は印加される第２の制御信号によって，入力し
た読み出しアドレスに対応するデータが順次，外部に送
出される様に動作が制御されるセレクタで、４は該低速
アドレス変換手段，セレクタの動作を制御する第１の制
御信号，第２の制御信号を発生する制御信号発生部であ
る。
た読み出しアドレスに対応するデータが順次，外部に送
出される様に動作が制御されるセレクタで、４は該低速
アドレス変換手段，セレクタの動作を制御する第１の制
御信号，第２の制御信号を発生する制御信号発生部であ
る。
［作用〕
本発明は記憶部３を構成するｎ個の記憶部分に同一内容
のデータを書き込む。
のデータを書き込む。
次に、低速アドレス変換手段２に記憶部のアクセスタイ
ムの（１／ｎ）の周期を持つ読み出しアドレスが入力す
ると、この変換手段２は制御信号発生部からの第１の制
御信号を利用してこの読み出しアドレスの周期をｎ倍引
き延ばすと共に，位相を互いに（１／ｎ）相ずつずらし
たｎ系列の低速読み出しアドレスに変換して対応する記
憶部分に順次，送出する。
ムの（１／ｎ）の周期を持つ読み出しアドレスが入力す
ると、この変換手段２は制御信号発生部からの第１の制
御信号を利用してこの読み出しアドレスの周期をｎ倍引
き延ばすと共に，位相を互いに（１／ｎ）相ずつずらし
たｎ系列の低速読み出しアドレスに変換して対応する記
憶部分に順次，送出する。
そこで，低速読み出しアドレスが加えられた記憶部分か
ら対応するデータが読み出されてセレクタ５に加えられ
る。ここには、制御信号発生部４からの第２の制御信号
が加えられているので，入力した読み出しアドレスに対
応するデータが順次．セレクトされて出力される． 即ち、読み出しアドレスが入力してからデータが出力さ
れる迄の時間が記憶部のアクセスタイムの（１／ｎ）の
時間と低速アドレス変換手段，セレクタでの遅延時間と
の和となり，記憶部分に書き込まれたデータの読み出し
の高速化が図られる。
ら対応するデータが読み出されてセレクタ５に加えられ
る。ここには、制御信号発生部４からの第２の制御信号
が加えられているので，入力した読み出しアドレスに対
応するデータが順次．セレクトされて出力される． 即ち、読み出しアドレスが入力してからデータが出力さ
れる迄の時間が記憶部のアクセスタイムの（１／ｎ）の
時間と低速アドレス変換手段，セレクタでの遅延時間と
の和となり，記憶部分に書き込まれたデータの読み出し
の高速化が図られる。
第２図は本発明の実施例のブロック図．第３図は第２図
の動作説明図を示す。
の動作説明図を示す。
尚、第３図の左側の符号は第２図中の同じ符号の部分の
波形で、第３図−■，■，■の中の１．２，３・・は読
み出しアドレス番号，第３図一■．■，■中のＤＩ＋
Ｄｚ・・は読み出しアドレス１．２・・に対応する部分
に書き込まれたデータを示す．また、アドレス保持部２
１． ２２はアドレス変換手段の構成部分、＃Ｉ ＲＯ
Ｍ ３Ｌ ＃２ ＲＯＭ ３２は記憶部３の構成部分で
ある。以下，ｎ＝２として，第３図を参照して第２図の
動作を説明する。
波形で、第３図−■，■，■の中の１．２，３・・は読
み出しアドレス番号，第３図一■．■，■中のＤＩ＋
Ｄｚ・・は読み出しアドレス１．２・・に対応する部分
に書き込まれたデータを示す．また、アドレス保持部２
１． ２２はアドレス変換手段の構成部分、＃Ｉ ＲＯ
Ｍ ３Ｌ ＃２ ＲＯＭ ３２は記憶部３の構成部分で
ある。以下，ｎ＝２として，第３図を参照して第２図の
動作を説明する。
先ず、第３図一■に示す様に読み出しアドレス１が，例
えばフリップフロップで構成されたアドレス保持部２１
． ２２に同時に加えられる。
えばフリップフロップで構成されたアドレス保持部２１
． ２２に同時に加えられる。
一方、制御信号発生部４からは第３図−■，■に示す様
に２系列の第１の制御信号（以下， ＣＫＩ．ＣＫ！と
省略する）がアドレス保持部２１． ２３に送出される
が．このＣＫＩ． ＣＫＺは互いに位相が半相シフトシ
．周期が共に第３図−■に示す様に読み出しアドレスの
周期の２倍になっている。
に２系列の第１の制御信号（以下， ＣＫＩ．ＣＫ！と
省略する）がアドレス保持部２１． ２３に送出される
が．このＣＫＩ． ＣＫＺは互いに位相が半相シフトシ
．周期が共に第３図−■に示す様に読み出しアドレスの
周期の２倍になっている。
，尚， ＣＫＩ． ＣＫｚのＬの部分ａ，ａ’でアドレ
ス保持部は入力した読み出しアドレスを書き込み，Ｈの
部分ｂ，ｂ’で保持し，次のしの部分ｃ，ｃ’で次に入
力した読み出しアドレスに更新される。
ス保持部は入力した読み出しアドレスを書き込み，Ｈの
部分ｂ，ｂ’で保持し，次のしの部分ｃ，ｃ’で次に入
力した読み出しアドレスに更新される。
そこで、アドレス保持部２１は第３図−■に示す様にａ
の部分で第３図一■に示す読み出しアドレス１を書き込
み，ｂの部分で保持し，読み出しアドレスの周期の２倍
の周期を持つ低速読み出しアドレス１に変換してＩＩＩ
ＲＯＭ ３１に加える。これにより，第３図一■に示す
様にアクセスタイムＴの後に対応するデータＤ，が読み
出される。尚，読み出しアドレス１が入力した時，アド
レス保持部２２にはＣＫ２のＨの部分が加えられるので
読み出しアドレス１は書き込めない。
の部分で第３図一■に示す読み出しアドレス１を書き込
み，ｂの部分で保持し，読み出しアドレスの周期の２倍
の周期を持つ低速読み出しアドレス１に変換してＩＩＩ
ＲＯＭ ３１に加える。これにより，第３図一■に示す
様にアクセスタイムＴの後に対応するデータＤ，が読み
出される。尚，読み出しアドレス１が入力した時，アド
レス保持部２２にはＣＫ２のＨの部分が加えられるので
読み出しアドレス１は書き込めない。
次に、読み出しアドレス２が入力するとアドレス保持部
２２は第３図一■のａ゜部分で書き込み，ｂ゜部分で保
持して上記と同様に低速読み出しアドレス２に変換して
＃２ ＲＯＭ ３２に加える。そこで、第３図−■に示
す様にアクセスタイムＴの後に対応するデータＤ２が読
み出される。
２２は第３図一■のａ゜部分で書き込み，ｂ゜部分で保
持して上記と同様に低速読み出しアドレス２に変換して
＃２ ＲＯＭ ３２に加える。そこで、第３図−■に示
す様にアクセスタイムＴの後に対応するデータＤ２が読
み出される。
以後、読み出しアドレス３，５．７はアドレス保持部２
ｌで，４，６．８はアドレス保持部２２で順次，対応す
る低速読み出しアドレスに変換されて対応するＲＯＭか
ら交互にデータＤ３〜０８が読み出される。
ｌで，４，６．８はアドレス保持部２２で順次，対応す
る低速読み出しアドレスに変換されて対応するＲＯＭか
ら交互にデータＤ３〜０８が読み出される。
さて、第３図−■，■に示す様に， ＃Ｉ ＲＯＭ ３
１，＃２ ＲＯＭ３２から読み出された互いに半相ずれ
た２系列のデータはセレクタ５に順次，加えられる．こ
こには，読み出しアドレスに対応するデータが外部に送
出される様にセレクタを制御する第２の制御信号が制御
信号発生部４から加えられているので，セレクタは第２
の制御信号に従った動作をして第３図−■に示す様に読
み出しアドレスに対応するデータが順次，送出される。
１，＃２ ＲＯＭ３２から読み出された互いに半相ずれ
た２系列のデータはセレクタ５に順次，加えられる．こ
こには，読み出しアドレスに対応するデータが外部に送
出される様にセレクタを制御する第２の制御信号が制御
信号発生部４から加えられているので，セレクタは第２
の制御信号に従った動作をして第３図−■に示す様に読
み出しアドレスに対応するデータが順次，送出される。
即ち，データ読み出し回路の入出力の点から見るとＲＯ
Ｍのアクセスタイムの半分の時間とアドレス保持部の保
持時間，セレクタの遅延時間を加えた時間毎にＲＯＭの
出力が読み出されることになり，記憶部分に書き込まれ
たデータの読み出しの高速化が図れる。
Ｍのアクセスタイムの半分の時間とアドレス保持部の保
持時間，セレクタの遅延時間を加えた時間毎にＲＯＭの
出力が読み出されることになり，記憶部分に書き込まれ
たデータの読み出しの高速化が図れる。
以上詳細に説明した様に本発明によれば記憶部分に書き
込まれたデータの読み出しの高速化を図れると云う効果
がある。
込まれたデータの読み出しの高速化を図れると云う効果
がある。
第１図は本発明の原理ブロック図、
第２図は本発明の実施例のブロック図、第３図は第２図
の動作説明図、 第４図は従来例のブロック図、 第５図は第４図の動作説明図を示す。 図において、 ２は低速アドレス変換手段、 は記憶部、 は制御信号発生部、 はセレクタを示す。 ３４ ２ 図 ０ 重リ了イＶＳＸ礼叩阿＄ ３ 閲 第 不
の動作説明図、 第４図は従来例のブロック図、 第５図は第４図の動作説明図を示す。 図において、 ２は低速アドレス変換手段、 は記憶部、 は制御信号発生部、 はセレクタを示す。 ３４ ２ 図 ０ 重リ了イＶＳＸ礼叩阿＄ ３ 閲 第 不
Claims (1)
- 【特許請求の範囲】 印加される第１の制御信号を用いて、入力する読み出し
アドレスを該読み出しアドレスの周期のｎ倍（ｎ≧２の
正の整数）の周期を持ち、位相が互いに（１／ｎ）相ず
つずれたｎ系列の低速読み出しアドレスに変換して順次
、送出する低速アドレス変換手段（２）と、 同一データが書き込まれたｎ個の記憶部分で構成され、
該低速読み出しアドレスが入力した記憶部分から対応す
るデータが読み出される記憶部（３）と、印加される第
２の制御信号によって、入力した該読み出しアドレスに
対応するデータが順次、外部に送出される様に動作が制
御されるセレクタ（５）と、該低速アドレス変換手段、
セレクタの動作を制御する第１の制御信号、第２の制御
信号を発生する制御信号発生部（４）とを有することを
特徴とするデータ読み出し回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5693189A JPH02235155A (ja) | 1989-03-09 | 1989-03-09 | データ読み出し回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5693189A JPH02235155A (ja) | 1989-03-09 | 1989-03-09 | データ読み出し回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02235155A true JPH02235155A (ja) | 1990-09-18 |
Family
ID=13041258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5693189A Pending JPH02235155A (ja) | 1989-03-09 | 1989-03-09 | データ読み出し回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02235155A (ja) |
-
1989
- 1989-03-09 JP JP5693189A patent/JPH02235155A/ja active Pending
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