JPH0345570B2 - - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、多チヤンネル・アナログ信号取り込
み装置に使用して好適な低域通過フイルタに関す
る。

［従来技術］ アナログ信号取り込み装置においては、複数の
異なるアナログ信号の各々を、順次、アナログデ
ジタル変換器（ADC）の入力端に切り替え入力
するデジタル制御マルチプレクサを用いて連続的
に高速サンプリングすることにより複数の異なる
アナログ信号の波形データが同時に取り込まれ
る。ADCは、各波形のDC電圧レベルをこれに比
例した大きさのデジタルデータに変換するための
ものであり、このデジタルデータは取り込み装置
のランダムアクセスメモリ（RAM）内に記憶さ
れる。

［発明が解決しようとする問題点］ サンプリングされた波形が雑音を含んでいる場
合、通常60Hz以上で60dB以上の減衰特性を有す
る低域通過フイルタによりマルチプレクサ出力内
の高周波成分を除去することが望ましいが、この
ようなフイルタでは、２個の隣接するサンプル信
号間の電圧差が比較的大きい場合、信号が変化し
て12ビツト精度内に落ち着くまでに通常300ｍ秒
に及ぶ時間を要する。このため、マルチプレクサ
をチヤンネルからチヤンネルと切り替える走査周
波数は、通常、フイルタのスルーレートによつて
約３チヤンネル／秒に限定される。これでは遅す
ぎて殆どの交流波形は適切なサンプリングが行え
ない。従つて、マルチプレクサが高速に多数の波
形のサンプリングを行ない得るように高いスルー
レートを有する低域通過フイルタが必要とされ
る。

本発明の目的は、高スルーレートを有する新規
かつ改良された低域通過フイルタを提供すること
である。

本発明の他の目的は、選択的に低域通過または
全域通過特性を有する新規かつ改良されたフイル
タを提供することである。

本発明の他の目的は、低周波入力信号が選択的
に低域通過瀘波され、高周波信号が広域通過瀘波
される複数の電圧入力信号の高速走査・瀘波装置
を提供することである。

［概要］ 本発明によるアクテイブ低域通過フイルタの帯
域幅及びスルーレートは直列接続抵抗素子及び分
路容量素子から成る入力RC回路網によつて決ま
り、このフイルタの出力電圧は容量素子の電荷に
よつて決まる。そこで、入力電圧の変化に応じて
RC回路網の直列接続抵抗素子を一時的に短絡す
る手段を設け、これにより分路容量素子の定常状
態レベルへの高速の充電または放電を可能にし、
フイルタ出力が高速に入力電圧変化に追従するよ
うにしている。この後、抵抗素子の短絡を解除
し、通常の瀘波動作を可能にする。例えば、出力
がｎビツト精度内に安定するまでに300ｍ秒の公
称スルー時間を要する60Hzで60dBの減衰特性の
フイルタ回路に用いた場合、抵抗素子の一時的短
絡により典型的にはスルー時間を500μ秒以下に
減少させることができる。

更に、本発明によれば、多数のアナログ波形を
サンプリングするマルチプレクサを設け、アナロ
グデータ取り込み装置に一連のアナログサンプル
入力電圧を供給する。このマルチプレクサの出力
は低域通過フイルタで瀘波される。マルチプレク
サが新しいアナログ信号をサンプリングするため
に状態を切り替える間に、直列抵抗素子は一時的
に短絡されて出力電圧を高速変化させた後、短絡
を解除して通常の低域通過動作に戻る。フイルタ
の出力はラツチ手段を介してデータ取り込み装置
に入力される。入力クロツク信号に同期してマル
チプレクサを切り替え、抵抗素子を短絡・短絡解
除し、ラツチ手段を操作する制御手段も設けられ
る。例えば毎秒３チヤンネルのマルチプレクサ入
力信号走査周波数を許容する典型的フイルタ回路
に対して、抵抗素子の一時的短絡を採用すればマ
ルチプレクサ走査周波数は毎秒数100チヤンネル
以上にまで上げることができる。

更に、本発明によれば、抵抗素子が短絡された
とき分路容量素子を選択的に開放するスイツチ手
段が設けられる。これによつてフイルタの帯域幅
を拡張し、フイルタの高入力インピーダンスを維
持しながらより高周波の入力信号を通過させるこ
とができる。このフイルタを切り替え入力データ
取り込み装置に用いると、低周波入力信号に対し
て低域通過モード、高周波入力信号に対して全域
通過モードでフイルタを動作させ、低周波入力信
号と高周波入力信号を交互に取り込むこともでき
る。

［実施例］ 第１図に示した周知のバタワース（ソレン・キ
ー）型フイルタ１０は、入力電圧Viに応じて低
域通過瀘波された出力信号Voを発生する。フイ
ルタ１０は、その非反転入力端にRC回路網を介
してフイルタ入力信号Viを受ける。このRC回路
網は、１対の直列接続された抵抗Ｒ１，Ｒ２及び
非反転入力端と接地間に接続された分路コンデン
サＣ１から成る。フイルタ１０の出力は増幅器１
２の出力電圧Voであり、この電圧は抵抗Ｒ３及
びＲ４を介して増幅器１２の反転入力端に帰還さ
れる。抵抗Ｒ４の抵抗値は可変である。

コンデンサＣ１がある定常状態電圧に充電され
たとき、抵抗Ｒ１，Ｒ２を通過する微小電流によ
り抵抗Ｒ１，Ｒ２の両端に微小オフセツト電圧降
下（Voff＝V1＋V2）が生じ、コンデンサＣの増
幅器非反転入力端側の電圧は（Vi−Voff）にな
る。帰還抵抗Ｒ４は、抵抗Ｒ３，Ｒ４を通つて増
幅器１２の反転入力端に流入する定常状態電流が
同様の電圧降下を抵抗Ｒ３，Ｒ４の両端に生じせ
しめるように調節される。増幅器１２の入力イン
ピーダンスがR3＋R4に比べて大であり、且つ増
幅器１２の公称利得が大であれば、増幅器１２の
反転入力端の定常状態電圧と略等しい。

増幅器１２の出力端は、コンデンサＣ２を介し
て抵抗Ｒ１，Ｒ２の中間点にも接続される。フイ
ルタ１０の伝達関数は、次式のごとくこの回路の
出力インピーダンス（Xo）を入力インパーダン
ス（Xin）で割つたものである。

X_p／X_io＝［（R1R2C2）C1］^-1 ｘ［s²＋（（R1＋R2）／（R1R2C2））ｓ ＋（１／R1R2C2）C1］^-1 この式は、次式のようなRLCフイルタの伝達
関数と等価である。

X_p／X_io＝［１／LC］／［s²＋（R_p／Ｌ）ｓ ＋（１／LC）］ ここに、R_p＝R1＋R2、Ｌ＝（R1R2C2）、Ｃ＝
C1＝C2である。減衰は40dB／dec（即ち12dB／
oct）、回路の帯域幅、即ち−3dB減衰（V_p＝
0.707V_io）周波数ω_pは ω_p＝（１／LC）^1/2［１−（R_pR_pＣ
／4L）］^1/2ラジアン／ｓ または、R_p、Ｌ、Ｃを［１］式に代入すれば、 ω_p＝（１／R1R2C1C2）^1/2［（R1＋R2）²C1／４（R
1R2C2）］^1/2ラジアン／ｓ フイルタ入力電圧Viが或るDCレベルから他の
DCレベルへ変化するとき、抵抗Ｒ１，Ｒ２に電
流が流れコンデンサＣ１を充電又は放電すると共
に、抵抗Ｒ１を流れる電流がコンデンサＣ２を充
電又は放電する。両コンデンサの充放電には時間
を要するので、出力電圧Voの変化は、入力電圧
Viの変化に遅れて追従する。出力電圧Voが入力
電圧に対応する定常状態レベルに達するに足る十
分な時間、入力電圧Viが定常状態電圧に維持さ
れれば、コンデンサＣ１の両端電圧は、Vi−
Voffに保たれ、コンデンサＣ２の両端電圧はＶ
１に落ち着く。

入力電圧Viが、第１のDC電圧レベルから第２
の電圧レベルへ急峻に変化するとき、出力電圧
Voは時定数R1C1で決まるスルーレートで第2DC
電圧レベルに対応するレベルまで上昇又は下降す
る。

Ｒ１及びＣ１の値が60Hz・60dB減衰特性に選
ばれる典型的な例では、出力電圧が12ビツトの精
度（１／4096）内の安定な値にまで変化して落ち
着くまでに300ｍ秒のオーダーの時間を要する。

第１図は、入力電圧Viの変化に対してかなり
スルーレートを増加させることができる本発明に
よる低域通過フイルタ２０の回路図である。フイ
ルタ２０は、第４図の従来のバタワース型フイル
タ１０の対応する要素と同様に相互接続された演
算増幅器１２、抵抗Ｒ１〜Ｒ４、及びコンデンサ
Ｃ１，Ｃ２から成る。但し、これらの要素に加え
て、フイルタ２０は、小抵抗Ｒ５を抵抗Ｒ１に選
択的に並列接続するためのスイツチ手段SW１
と、他の小抵抗Ｒ６を抵抗Ｒ１，Ｒ２に選択的に
並列接続するためのスイツチ手段SW２とを有す
る。更に、フイルタ２０は、選択的に増幅器１２
の出力電圧Voを直接反転入力端に接続して抵抗
Ｒ３，Ｒ４を側路するためのスイツチ手段Ｓ３
と、コンデンサＣ１を増幅器１２の反転入力端か
ら選択的に切り離すためのスイツチ手段Ｓ４を有
する。スイツチ手段SW１〜SW４は、入力デジ
タル信号に応じて切り替え状態が制御される（ス
イツチSW１〜SW３は端子Ａが低のとき閉成さ
れ、スイツチSW４は端子Ｂが低のとき閉成され
る）高速電子スイツチであることが望ましい。

端子Ａが高、端子Ｂが低のとき、スイツチSW
１〜SW３は開放、スイツチSW４は閉成される。
この状態では、フイルタ２０は、第４図のバタワ
ース型フイルタと同様の低域通過フイルタとして
働く。そこで、端子Ａが低になると、スイツチ
SW１〜SW３は閉成される。このとき、抵抗Ｒ
５，Ｒ６が抵抗Ｒ１，Ｒ２に比較して無視できる
程度に小さければ、コンデンサＣ１，Ｃ２は入力
電圧レベルの任意のステツプ変化に応答して急速
に充電または放電する。なぜなら、抵抗Ｒ１，Ｒ
２による制限がなくなるので、比較的大きい充放
電電流がコンデンサＣ１，Ｃ２に働くからであ
る。コンデンサＣ１，Ｃ２が或る定常状態電圧レ
ベルにまで放電または充電されたとき、入力電圧
Viより抵抗Ｒ６の無視できる程小さい電圧降下
分だけ低い電圧が増幅器１２の非反転入力端に現
われる。

スイツチSW１〜SW３が閉成されたとき、フ
イルタ回路２０のスルーレートは激増するが、同
時にフイルタ回路２０の帯域幅も増大（約１／
R6C1まで）するので回路２０は高周波信号を阻
止しなくなる。しかし、出力電圧Voが入力電圧
の変化に応じて定常状態値に達した後、再びスイ
ツチSW１〜SW３を開放すれば、回路２０は再
度低域通過フイルタとして動作するようになる。
したがつて、スイツチSW１〜SW３を入力電圧
の変化直後に短時間閉成した後、開放すれば、フ
イルタ回路はその出力を入力電圧変化に即応させ
た後、ひきつづき低域通過フイルタとして働く。

DC入力電圧Viの変化に対して出力電圧Voが定
常状態DCレベルに達するに足る時間、スイツチ
SW１〜SW３が閉成され続けば、増幅器１２の
出力電圧Voは、スイツチSW１〜SW３が再度開
放される時点で殆ど過渡応答を示さない。その理
由は、スイツチ切り替え時のコンデンサＣ１，Ｃ
２の各両端間電圧はごく僅かしか変化しないから
である。スイツチSW１〜SW３が閉成されてい
るとき、定常状態出力電圧Vo及びコンデンサＣ
１の両端間電圧はViになり、コンデンサＣ２の
両端間電圧は略０になる。スイツチSW１〜SW
３が開放されると、定常状態出力電圧Voは、や
はりViであるが、コンデンサＣ１の両端電圧は
Vi−Voffになり、コンデンサＣ２の両端電圧は
抵抗Ｒ１の電圧降下に等しい電圧V1に落ち着く。
電圧Voff及びV1が比較的小さければ、スイツチ
SW１〜SW３の開放後のコンデンサＣ１，Ｃ２
の各両端間電圧は殆ど変動せず、したがつて出力
電圧Voも殆ど変動しない。

本発明の好適実施例では、スイツチSW１〜
SW４は、高速、低漏洩の光学的絶縁MOSFET
スイツチから成るが、他の実施例ではリレーの如
き他のスイツチ手段であつてもよい。抵抗Ｒ５，
Ｒ６は、スイツチSW１，SW２に付随した微小
固有容量によるリンギングを減衰させるためのも
のである。

このように、本発明の回路２０は、端子Ａに
“低”制御電圧を一時的に印加してスイツチSW
１〜SW３を閉じることにより、入力電圧の変化
に対して高速スルーモードで動作し、出力電圧が
定常状態に達したとき端子Ａに“高”制御電圧を
印加してスイツチSW１〜SW３を再度開放する
ことにより低域通過フイルタとして動作する。ま
た、コンデンサＣ１を増幅器１２の反転入力端か
ら選択的に切り離すスイツチSW４は、端子Ｂに
“高”制御電圧を印加することにより開放できる。
スイツチSW４の開放時にスイツチSW１〜SW３
が閉成されていると、回路２０は、非常に広帯域
の“全域通過（オールパス）”モードで動作する。
この全域通過モードでは、入力電圧Viは増幅器
１２の非反転入力端に直接印加され、増幅器出力
電圧Voは反転入力端に直接印加されて、回路２
０の利得が１に維持される。よつて、スイツチ
SW４は回路２０の帯域幅を選択的に増大させる
役目をする。

第２図は、複数の入力電圧信号Vinを順次サプ
リング・瀘波する、本発明によるフイルタ回路２
０を応用した回路３０を示す。回路３０は、一組
のバツフア増幅器３２を有する。各バツフア増幅
器３２は、個々の入力信号Viを受け、緩衝され
た出力信号をマルチプレクサ（MUX）３４の
個々の入力端に供給する。選択された１入力であ
るマルチプレクサ３４の出力は、第１図のフイル
タ回路と同様のフイルタ回路２０に入力電圧Vi
として入力される。フイルタ回路２０の出力Vo
はサンプルホールド（Ｓ／Ｈ）回路３６に入力さ
れる。典型的な例では、Ｓ／Ｈ回路３６に保持さ
れたラツチ出力Vo′は、これをデジタル信号に変
換する手段及びこの変換出力を記憶する手段を有
するADC／記憶装置４０に入力される。

制御回路３８は、マルチプレクサ３４の切り替
え制御入力信号、フイルタ回路２０のＡ，Ｂ制御
入力信号、Ｓ／Ｈ回路３６のサンプリング制御入
力信号及びADC４０の入力イネーブル制御信号
を、クロツク信号Vc及び全域通過モード制御信
号Vsに同期して発生する。動作を説明すれば、
制御回路３８は、各入力クロツク信号Vcのパル
スの後縁でマルチプレクサ３４の状態を切り替
え、マルチプレクサ３４が各入力信号を順番に走
査してフイルタ回路２０へ順次各入力信号（チヤ
ンネル）を入力するようになす。クロツク信号
Vcはフイルタ回路２０のＡ入力端にも印加され
る。全域通過信号Vsが低のとき、制御回路３８
は、フイルタ回路２０のＢ入力端を低状態に維持
し、フイルタ回路２０のＡ入力端にクロツク信号
Vcを印加する。上述したように、Ａ入力端が低
になると、フイルタ回路２０は、その出力Voを
高速に入力電圧レベルの変化に追従させる高速ス
ルーモードになり、Ａ端子が高になると、低域通
過モードになる。したがつて、クロツク信号Vc
の負方向縁を受けてフイルタ回路２０は高速変化
し、クロツク信号Vcの正方向エツジを受けると
入力信号を低域瀘波する。クロツク信号Vcの負
方向パルスの幅は、フイルタ回路２０が、マルチ
プレクサ３４のチヤンネル切り替えによつて生じ
る入力電圧の予期し得るステツプ変化の大きさに
対して完全に追従変化できるように調整される。

Ｓ／Ｈ回路３６は、そのクロツク入力の負方向
パルス縁でフイルタ回路２０の出力電圧Voをサ
ンプリングし、その出力Vo′として保持する。こ
のようなＳ／Ｈ回路は当該分野で周知であるので
詳述はしない。制御回路３８は、フイルタ回路２
０が入力信号変化に対して応答変化するに足る時
間だけクロツクパルスVcを遅延させ、この遅延
クロツクパルスを用いてＳ／Ｈ回路３６をクロツ
ク駆動する。制御回路３８は、Ｓ／Ｈ回路３６が
Vo信号を確実にサンプリングするに足る時間だ
け更にクロツクパルスVcを遅延させ、この遅延
クロツクパルスをADC４０のイネーブル入力端
ENに印加する。この遅延クロツクパルスの各負
方向縁でADC４０がイネーブルされ、その時点
の入力信号Vo′がサンプリング・変換・記憶され
る。

したがつて、フイルタ回路２０へのＢ入力が低
に保持されているとき、ADC４０に入力される
Ｓ／Ｈ回路３６の出力Vo′は一連のDC電圧レベ
ルであり、各電圧レベルはマルチプレクサ３４の
１入力信号が低域瀘波された信号のサンプルの大
きさを表わす。マルチプレクサ３４のサンプリン
グ周波数は、低域通過モードのフイルタ回路２０
のスルーレートによつて制限されるのではなく、
高速スルーモードのフイルタ回路２０のスルーレ
ート（低域通過モードより数桁分速い）によつて
制限されるので、かなり高速になし得る。

フイルタ回路２０は、Ａ入力が低、Ｂ入力が高
のとき、全域通過モードになる。制御信号Vsが
高のとき、制御回路３８はクロツク入力信号の状
態に無関係にＡ端子を低、Ｂ端子を高に保持する
ことにより、フイルタ回路２０を全域通過モード
に維持する。全域通過モードは、入力信号Viが
高周波信号であり、フイルタ回路２０の低域通過
瀘波動作が望ましくない場合、且つフイルタ回路
２０の高入力インピーダンスを維持する必要があ
る場合に利用することができる。入力信号Viの
周波数がフイルタ回路２０の遮断周波数より高い
ときに全域通過制御信号Vsを高にし、入力信号
Viの周波数がフイルタ回路２０の遮断周波数よ
り低のときVsを低にすることにより、マルチプ
レクサ３４がチヤンネル間を走査している間に必
要に応じて低周波入力信号中の高周波雑音を阻止
したり、高周波入力信号を通過させたりするため
にフイルタ動作をオンオフさせることかできる。
即ち、回路３０は、全域通過信号Vsを適切に制
御することにより、高周波入力信号及び低周波入
力信号の両方の入り混ざつた複数の入力信号の組
を同時に走査して選択的に低域瀘波することがで
きる。

第３図は、第２図の制御回路３８の一例であ
る。この制御回路３８は、クロツク信号パルス
Vcの後縁のデジタル符号化された計数値を発生
するカウンタ４２を有する。制御回路３８は、ま
た、Ｓ／Ｈ回路３６のサンプリング制御入力へ印
加される遅延クロツク信号を発生する第１信号遅
延手段４４及びADC４０のイネーブル入力端EN
に印加される更に遅延された遅延クロツク信号を
発生する第２遅延手段４６を有する。マルチプレ
クサ４８は、その制御入力端に印加された全域通
過信号Vsが低か高かによつてフイルタ回路２０
のＡ入力端にクロツク信号Vcまたは論理０（低）
信号を選択的に印加する。全域通過信号Vsは直
接フイルタ回路２０のＢ入力端にも印加される。

以上、本発明の好適実施例について説明した
が、本発明の要旨を逸脱することなしに多くの変
形・変更を行ない得ることは当業者には明らかで
あろう。例えば、フイルタの帯域通過特性を設定
するためにの種々の直列抵抗および並列コンデン
サ回路網を用いる多くの低域通過フイルタは周知
であり、これ等の多くのフイルタは、本発明の手
法に従つて選択的に直列抵抗を短絡し並列コンデ
ンサがフイルタ入力電圧の変化に応じて高速に充
放電できるようにすることによりそのスルーレー
トを増大させることができる。

［効果］ 本発明の低域通過フイルタは、スイツチSW
１，SW２及びSW３の開放時には、通常の低域
通過フイルタとしての動作を行ない、これらのス
イツチの閉成時には、コンデンサＣ１は抵抗値の
小さい抵抗器Ｒ６を介して高いスルーレートで入
力電圧Viに充放電され、入力電圧Viが演算増幅
器１２の出力端子に現れる。したがつて、入力電
圧が切り換えられ、そのDCレベルが大幅に変化
しても、制御信号によりスイツチSW１，SW２
及びSW３を閉成することにより、出力電圧Voは
入力電圧に急速に追従することができる。また、
これらのスイツチの閉成時には、コンデンサＣ２
は抵抗値の小さい抵抗器Ｒ５を介して急速に充放
電し両端電圧が略0Vになる。これにより、スイ
ツチを開放して低域通過フイルタ動作に戻した時
に、コンデンサＣ２の両端電圧は通常比較的小さ
いV1に迅速に落ち着くことができ、スイツチを
開放したときに、出力電圧Voは殆ど変動しない。

【図面の簡単な説明】

第１図は、本発明の一実施例の回路図、第２図
は本発明の応用例であるアナログ信号取り込み装
置の回路図、第３図は第２図の制御回路３８のプ
ロツク図、第４図は従来の低域通過フイルタの回
路図である。 図中、１２は演算増幅器、Ｒ１は第１抵抗器、
Ｒ２は第２抵抗器、Ｒ３及びＲ４は第３抵抗、Ｃ
１及びＣ２は夫々第１及び第２コンデンサ、SW
１，SW２及びSW３は夫々第１、第２及び第３
スイツチを示す。

Claims (1)

1. 【特許請求の範囲】 １ 演算増幅器と、入力端子及び上記演算増幅器
   の非反転入力端子間に順次直列接続された第１及
   び第２抵抗器と、上記演算増幅器の反転入力端子
   及び出力端子間に接続された第３抵抗器と、上記
   演算増幅器の非反転入力端子及び接地電位源間に
   接続された第１コンデンサと、上記第１及び第２
   抵抗器の共通接続点及び上記演算増幅器の出力端
   子間に接続された第２コンデンサとを有する低域
   通過フイルタであつて、 上記第１抵抗器の抵抗値より抵抗値が小さい第
   ４抵抗器及び、該第４抵抗器に直列接続された第
   １スイツチを有し、上記第１抵抗器に並列接続さ
   れた第１直列回路と、 上記第１及び第２抵抗器の抵抗値の和より抵抗
   値が小さい第５抵抗器及び、該第５抵抗器に直列
   接続された第２スイツチを有し、上記第１及び第
   ２抵抗器の直列回路に並列接続された第２直列回
   路と、 上記第３抵抗器に並列接続された第３スイツチ
   とを含み、 上記第１、第２及び第３スイツチは、制御信号
   に応じて同時に閉成及び開放することを特徴とす
   る低域通過フイルタ。