JPH0269977A - 半導体集積回路装置及びその形成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、自動配線
配置システムで形成される多層配線構造を有する半導体
集積回路装置に適用して有効な技術に関するものである
。

〔従来の技術〕

本発明者が開発中の論理ＬＳＩ（論理回路内蔵型の半導
体集積回路装置）はゲートアレイ方式を採用している。

ゲートアレイ方式を採用する論理ＬＳＩは以下の半導体
製造プロセスにより形成されている。

ます、基本設計がなされた基本セルを規則的に配列した
半導体基板を予じめ用意する。基本セルは例えばバイポ
ーラトランジスタ、抵抗素子及び容量素子が組込まれて
いる。

次に、前記半導体基板の表面に配列された基本セル内及
び基本セル間（論理回路間）を論理設計に基づき結線し
、所望の論理機能を得る。前記結線は複数層のアルミニ
ウム信号配線で行われている。

この種のゲートアレイ方式を採用する論理ＬＳＩは製品
完成時間を短縮できる特徴がある。また、この種の論理
ＬＳＩは結線パターンを変更するだけで他の論理機能を
得ることができる特徴がある。

前記論理ＬＳＩは、ゲー１へ数の増加に伴い、基本セル
の占有面積が増加し、基本セル間に形成される結線を配
置する配線領域（配線チャネル領域）の占有面積が縮小
する傾向にある。そこで、本発明者が開発中の論理ＬＳ
Ｉは、公知の技術ではないが、基本セル上を配線領域と
して有効に使用した４層配線構造で構成されている。第
１層目配線、第２層目配線及び第３層目配線は信号配線
を主体として構成されている。第４層目配線は電源配線
を主体として構成されている。基本セル内の結線には第
１層目配線が使用されている。基本セル間の結線には第
１層目配線、第２層目配線及び第３層目配線が使用され
ている。

前記論理ＬＳＩの結線パターンは、コンピュタを使用し
た２次元処理の自動配線配置システム（Ｄ　Ａ　：　Ｄ
ｅｓｇｉｎ　Ａｕｔｏｍａｔｉｎ）によって形成されて
いる。つまり、自動配線配置システムは、論理設計が施
された論理回路を自動的に配置すると共に、メモリ内に
仮想的に設定されたＸ−Ｙ格子座標上に自動的に前記論
理回路間を接続する結線を配置するようになっている。

自動配線配置システムにおいては、第１層目配線及び第
３層目配線をＸ座標上、第２層目配線をＹ座標上に夫々
配置している。前記２次元処理の自動配線システムで同
一位置のＸ座標上に同一中心位置で第１層目配線及び第
３層目配線を配置した場合、自動配線プログラム」二、
両者の識別が行えない。このため、第３層目配線は第１
層目配線に対して配線ピッチの２分の１だけ意識的にＹ
方向にずらした位置に配置されている。第１層目配線と
第２層目配線との接続は前記Ｘ−Ｙ格子座標の所定の格
子点において行われている。第２層目配線と第３層目配
線との接続はＸ座標の配線ピッチが２分の１だけずれた
Ｘ−Ｙ格子座標の所定の格子点において行われている。

この自動配線配置システムで自動的に配線が配置される
と、この自動配線配置システムの情報に基いて半導体製
造用マスクが作成される。この半導体製造用マスクは前
記論理ＬＳＩに形成する結線のパターンを有している。

そして、この半導体製造用マスクを使用し、半導体ウェ
ーハ製造プロセスを施すことによって、前述の論理ＬＳ
Ｉを形成することができる。

この半導体ウェーハプロセスで形成された論理ＬＳＩの
多層配線構造を第９図（要部断面図）で示す。第９図に
示すように、第１層目配線（信号配線）２は下地絶縁膜
１の表面上に配置されている。

第１層目配線２は自動配線配置システムに基づいて配置
されているので所定の配線ピッチＰ１でＸ方向に延在し
ている。ここでの配線ピッチＰ１は、第１層目配線２の
配線幅方向の中心位置とそれに隣接する他の第１層目配
線２の配線幅方向の中心位置との間隔である。第２層目
配線５は、第１層目配線２の上層に眉間絶縁膜３を介在
させ、所定ピッチでＹ方向に延在している。所定の第１
層目配線２と第２層目配線５とは層間絶縁膜３の両者の
交差部に形成された接続孔４を通して電気的に接続され
ている。第３層目配線８は、第２層目配線５の上層に層
間絶縁膜６を介在させ、所定の配線ピッチＰ３でＸ方向
に延在している。第３層目配線８は、前述のように自動
配線配置システムにおいて自動配線プログラム上第１層
目配線２と識別できるように、第１層目配線２と同一配
線ピッチＰ３で形成されると共に、第１層目配線２の配
線ピッチＰ１に対して２分の１（１／２Ｐ）だけずれて
いる。所定の第２層目配線５と第３層目配線８とは層間
絶縁膜６の両者の交差部に形成された接続孔７を通して
電気的に接続されている。

なお、ゲートアレイ方式を採用する論理ＬＳＩについて
は、例えば、株式会社サイエンスフォーラム、超ＬＳＩ
デバイスハンドブック、昭和５８年１１月２８日発行日
、第３５４頁乃至第４１６頁に記載されている。

〔発明が解決しようとする課題〕

前述のゲートアレイ方式を採用する論理ＬＳＩの多層配
線構造は次のような問題点が多発する事実が本発明者に
よって発見された。

前記第９図に示すように、第１層目配線２と第２層目配
線５との接続は接続孔４を通して行っている。この接続
孔４で形成される段差形状は接続孔４の上部の層間絶縁
膜６の表面に伝達され、この層間絶縁膜６の表面に断面
凹形状の段差部分が形成される。層間絶縁膜６は第３層
目配線８の下地層として使用され、層間絶縁膜６の表面
の段差部分は第３層目配線８間に位置している。この層
間絶縁膜６の表面に成長する段差部分は第３層目配線８
を形成するために全面に堆積されるアルミニウム膜の膜
厚を他の部分よりも厚く形成する。

このため、フォトリソグラフィ技術を使用して第３層目
配線８を形成する際に、前記段差部分にアルミニウム膜
８Ａが残存する（エツチング残り）ので、第３層目配線
８間が短絡し、電気的信頼性が低下する。この電気的信
頼性の低下は半導体ウニハ製造プロセス上において歩留
りの低下につながる。

また、前記第９図に示すように、第２層目配線５と第３
層目配線８との接続は接続孔７を通して行っている。こ
の接続孔７の形成される位置は、第２層目配線５と第３
層目配線８との交差部分であり、しかも第１層目配線２
間である。接続孔７のＹ方向において両側に第１層目配
線２が延在する場合は特に問題はない。しかしながら、
同第９図に示すように、接続孔７の両者のうちの一方に
第１層目配線２が延在していない場合、他方に延在する
第１層目配線２の段差形状が眉間絶縁膜３の表面上に形
成される。この層間絶縁膜３の表面の段差形状は５０〜
６０度の傾斜面を有している。

このため、フォトリソグラフィ技術を使用して接続孔７
を形成する際に、段差形状によってフォトレジスト膜の
膜厚が厚くなったり、エツチング量が不足したりするの
で、接続孔７の導通不良等、電気的信頼性が低下する。

また、第３層目配線８であるアルミニウム膜を堆積（蒸
着）する際に、段差形状によって接続孔７が見かけ上深
くなり、接続孔７内へのアルミニウム膜の被着性（ステ
ップカバレッジ）が低下する。このため、第３層目配線
８の接続孔７内の一部８Ｂが断線し、電気的信頼性が低
下する。これらの電気的信頼性の低下は半導体ウェーハ
製造プロセス上において歩留りの低下につながる。

本発明の目的は、自動配線配置システムで形成される多
層配線構造を有する半導体集積回路装置の電気的信頼性
を向上することが可能な技術を提供することにある。

本発明の他の目的は、前記半導体集積回路装置の半導体
ウェーハ製造プロセス上における歩留りを向上すること
が可能な技術を提供することにある。

本発明の他の目的は、２次元処理の自動配線配置システ
ムを使用して、自動的に前記目的を達成することが可能
な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

（１）自動配線配置システムで形成された多層配線構造
を有する半導体集積回路装置において、前記多層配線構
造の第１層目配線及び第３層目配線をＸ方向に、第２層
目配線をＹ方向に夫々延在させ、前記第１層目配線、第
３層目配線の夫々の配線ピッチを実質的に同一に構成す
ると共に、第１層目配線、第３層目配線の夫々の配線幅
方向の中心位置を一致させる。

（２）自動配線配置システムを使用した多層配線構造を
有する半導体集積回路装置の形成方法において、自動配
線配置システムのＸ−Ｙ格子座標上に配線及び接続孔を
自動的に配置する段階と、前記ｘ−ｙ格子座標のＸ座標
のｎ（ｎ＝１．３，５、・・・）番目に配置された配線
を第１層目配線、Ｘ座標のｎ＋１番目に配置された配線
を第３層目配線、Ｙ座標に配置された配線を第２層目配
線、所定のＸ座標のｎ番目とＹ座標との交差部に配置さ
れた接続孔を第１接続孔、所定のＸ座標のｎ＋１番目と
Ｙ座標との交差部に配置された接続孔を第２接続孔の夫
々に分割する段階と、前記Ｘ座標のｎ＋１番目に配置さ
れた第３層目配線、第２接続孔、第２層目配線の第２接
続孔部分の夫々をＸ座標のピッチに相当する分シフトさ
せ、前記Ｘ座標のｎ番目に配置された第１層目配線に重
ね合せる段階とを備える。

（３）自動配線配置システムで形成された多層配線構造
を有する半導体集積回路装置において、前記多層配線構
造の第１層目配線をＸ方向に配置し、第２層目配線をＹ
方向に配置し、第３層目配線を前記第１層目配線と同一
配線ピッチで配置すると共に第１層目配線に対して第１
層目配線の配線ピッチの約２分の１だけずれた位置でＸ
方向に配置し、前記第２層目配線と第３層目配線との接
続部に最つとも近い第１層目配線と第２層目配線との交
差部分で第１層目配線が存在しない部分に第１層目配線
と同一導電層で形成されたダミー突出部材を配置する。

（４）自動配線配置システムを使用した多層配線構造を
有する半導体集積回路装置の形成方法において、自動配
線配置システムのＸ−Ｙ格子座標上に配線及び接続孔を
自動的に配置する段階と、前記Ｘ−Ｙ格子座標のＸ座標
のｎ番目に配置された配線を第１層目配線、Ｘ座標のｎ
＋１番目に配置された配線を第３層目配線、Ｙ座標に配
置された配線を第２層目配線、所定のＸ座標のｎ番目と
Ｙ座標との交差部に配置された接続孔を第１接続孔、所
定のＸ座標のｎ＋１番目とＹ座標との交差部に配置され
た接続孔を第２Ｐ続孔の夫々に分割する段階と、前記第
２接続孔を配置した位置のＹ方向の両側の第１層目配線
と第２層目配線とが交差する格子点に第１層目配線と同
一層で形成されるダミー突出部材のパターンを発生させ
る段階と、前記第１層目配線の配置パターンと前記ダミ
ー突出部材の配置パターンとのＯＲ論理和をとる段階と
を備える。

〔作　　用〕

上述した手段（１）によれば、前記第１層目配線と第２
層目配線との接続で形成される段差部分の真上には常時
第３層目配線が存在し、前記段差部分の真上は第３層目
配線間スペースとならないので、前記段差に起因する第
３層目配線間の短絡（エツチング残り等）を低減し、電
気的信頼性（又は製造上の歩留り）を向上することがで
きる。また、前記第２層目配線と第３層目配線との接続
部分の下層には常時第１層目配線が存在し、前記接続部
分の下地表面を平坦化することができるので、前記接続
部分における第３層目配線のステップカバレッジを向上
し、電気的信頼性を向上することができる。

上述した手段（２）によれば、自動配線配置システムの
ｘ−ｙ格子座標上に自動的に配線及び接続孔を配置し、
各配線及び各接続孔の３次元的な位置付けを自動配線プ
ログラム上に行った後に、前記第１層目配線、第１接続
孔の夫々の上部に第３層目配線、第２接続孔の夫々を一
致させたので、同−Ｘ座標上の第１層目配線、第３層目
配線の夫々の自動配線プログラム上の識別、第１接続孔
。

第２接続孔の夫々の自動配線プログラム上の識別を行う
ことができる。

上述した手段（３）によれば、前記第２層目配線と第３
層目配線との接続部分下近傍に第１層目配線が存在しな
いことによる前記接続部分の下地表面の段差形状をダミ
ー突出部材で平坦化することができるので、前記接続部
分における第３層目配線のステップカバレッジを向上し
、電気的信頼性を向上することができる。また、前記接
続部分の導通不良も低減することができる。

上述した手段（４）によれば、前記自動配線配置システ
ムにて、第２接続孔の近傍の第１層目配線と第２層目配
線とが交差する格子点に第１層目配線が存在しない場合
、自動的にダミー突出部材を配置することができる。

以下、本発明の構成について、ゲートアレイ方式を採用
する論理ＬＳＩに本発明を適用した一実施例とともに説
明する。

なお、実施例を説明するための全回において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。

〔発明の実施例〕

（実施例Ｉ） 本実施例Ｉは本発明の第１実施例である。

本発明の実施例■であるゲートアレイ方式を採用する論
理ＬＳ　Ｉ（半導体集積回路装置）の概略構成を第４図
（チップレイアウト図）で示す。

第４図に示すように、論理ＬＳＩ（ＬＳＩ）は平面が方
形状の半導体チップで構成されている。論理ＬＳＩの方
形状の各辺に沿った外周には外部端子（ポンディングパ
ッド）１０が複数配列されている。

外部端子１０は外部装置との電気的な接続を取るように
構成されている。外部端子１０の内側であって論理ＬＳ
Ｉの周辺には人出カバソファ回路１１が複数配置されて
いる。人出力バッファ回路１１は前記外部端子１０の配
列に対応した位置に配置されている。

前記人出力バッファ回路１１で周囲を囲まれた領域内に
おいて論理ＬＳＩには論理回路部が設けられている。論
理回路部は、基本設計がなされた基本セル１２が行列状
に規則的に複数配置されている。

基本セル１２は、第４図において行方向（Ｘ方向）に複
数配置され、基本セル列１３を構成している。各基本セ
ル列１３は列方向（Ｙ方向）に配線領域（配線チャネル
領域）１４を介在させて複数列配置されている。

前記基本セル１２は、本発明者が開発中のゲートアレイ
方式を採用する論理ＬＳＩにおいて、例えば４０〜５０
個のトランジスタ、８０〜９０個の抵抗素子及び３〜６
個の容量素子を内蔵している。

基本セル１２は所定の論理回路を構成できるように構成
されている。基本セル１２に配列されたトランジスタは
Ｓ　Ｅ　Ｐ　Ｔ　（Ｓｅｌｅｃｔｉｖｅ　Ｅｔｃｈｉｎ
ｇ　ｏｆ　Ｐｏ１ｙ−ｓｉｌｉｃｏｎ　Ｔ　ｅｃｈｎｏ
ｌｏｇｙ）構造のバイポーラトランジスタである。この
５ＥＰＴ構造のバイポーラトランジスタは、後述するが
、ベース領域に対して、ベース引出用電極、エミッタ領
域、エミッタ引出用電極、ベース引出用電極−エミッタ
引出用電極間の層間絶縁膜の夫々が自己整合で形成され
ている。５ＥＰＴ構造のバイポーラトランジスタは、各
動作領域の面積を縮小し、各動作領域間に形成される寄
生容量を低減することができるので、動作速度の高速化
を図ることができる特徴がある。

この論理ＬＳＩは４層配線構造（多層配線構造）を採用
している。この４層配線構造のうちの少なくとも信号配
線はコンピュータを使用した自動配線配置システムで形
成されている。論理ＬＳＩの基本セル１２内の各半導体
素子間は主に第１層目信号配線（３８Ａ　）により結線
されている（基本セル内配線）。前記基本セル列１３間
の配線領域１４には同第４図に示すように第１層目信号
配線３８が配置されている。第１層目信号配線３８は所
定の配線ピッチでＸ方向に延在するように構成されてい
る。第１層目信号配線３８は主に基本セル１２で形成さ
れた論理回路間を結線するように構成されている。本実
施例の論理ＬＳＩは、例えば最小加工寸法が０゜８［μ
ｍ］である所謂０．８［μｍ］半導体ウェーハ製造プロ
セスを採用している。前記第１層目信号配線３８は例え
ば配線幅寸法を３．０［μｍ］、配線間隔（配線間スペ
ース）を２．０［μｍ］、膜厚を１゜０［μｍ］で構成
している。したがって、第１層目信号配線３８の配線ピ
ッチＰＬ（第１層目信号配線３８の配線幅方向の中心位
置と隣接する他の第１層目信号配線３８の配線幅方向の
中心位置との間の寸法）は５．０［μｍ］で構成されて
いる。

第２層目信号配線４１は基本セル１２上及び配線領域１
４上において所定の配線ピッチでＹ方向に延在するよう
に構成されている。第２層目信号配線４１は主に前記論
理回路間を結線するように構成されている。第２層目信
号配線４１は例えば配線幅寸法を３．５［μｍ］、配線
間隔を１．５［μｍ］、膜厚を１０［μｍ］で構成して
いる。この第２層目信号配線４１の配線ピッチＰ２は５
．０［μｍ］で構成されている。

第３層目信号配線４４は基本セル１２上及び配線領域１
４上において所定の配線ピッチでＸ方向に延在するよう
に構成されている。第３層目信号配線４４は主に前記論
理回路間を結線するように構成されている。第３層目信
号配線４４は例えば配線幅寸法を３．５［μｍ］、配線
間隔を１．５［μｍ］、膜厚を１０［μｍ］で構成して
いる。この第３層目信号配線４４の配線ピッチＰ３は５
．０［μｍ］で構成されている。つまり、第３層目信号
配線４４は第１層目信号配線３８と同−Ｘ方向に延在し
かつ同一配線ピッチで構成されている。

第４層目配線（４６）は図示しないが第３層目信号配線
４４の上層に配置されている。第４層目配線は主に電源
配線や信号配線として使用されている。

第４層目配線は例えば膜厚を２．○［μｍ］で構成して
いる。

次に、前記論理ＬＳＩの具体的な構造について。

第１図（要部断面図）及び第２図（要部平面図）を用い
て簡単に説明する。

第１図に示すように、論理ＬＳＩは単結晶珪素からなる
Ｐ−型半導体基板２１で構成されている。第１図の左側
は、基本セル１２部分を示しており、基本セル１２を構
成する５ＥＰＴ構造のバイポーラトランジスタＴｒを示
している。第１図の右側は、配線領域１４部分を示して
おり、多層配線構造の各配線層を示している。

同第１図に示すように、５ＥＰＴ構造のバイボラトラン
ジスタＴｒは半導体基板２１、素子間分離用絶縁膜２６
及びｐ４型型半体領域２４で形成される素子分離領域で
他の領域と絶縁分離されている。

素子間分離用絶縁膜２６はｎ−型エピタキシャル層２２
の主面を選択的に酸化して形成した酸化珪素膜で構成さ
れている。素子間分離用絶縁膜２６の底面は半導体基板
２１の主面に達するように構成されている。ｐ４型型半
体領域２４は半導体基板２１の主面部であって素子間分
離用絶縁膜２６の底面に設けられている。このｐ゛型半
導体領域２６はチャネルストッパ領域として構成されて
いる。

この５ＥＰＴ構造のバイポーラトランジスタＴｒはｎ型
コレクタ領域、ｐ型ベース領域及びｎ型エミッタ領域か
らなる縦型ｎｐｎ型構造で構成されている。

ｎ型コレクタ領域は、埋込型のｎ゛型半導体領域２３、
コレクタ電位引上用のｎ゛型半導体領域２５及びエピタ
キシャル層２２で構成されている。ｎ型コレクタ領域の
うち、コレクタ電位引上用のｎ“型半導体領域２５には
第１層目信号配線（基本セル内配線）３８Ａが接続され
ている。コレクタ電位引上用のｎ“型半導体領域２５と
第１層目信号配線３８Ａとの接続は層間絶縁膜２７．３
２及び３６に形成された接続孔３７を通して行われてい
る。第１層目信号配線３８Ａは、例えばスパッタ法又は
蒸着法で堆積されたアルミニウム膜かアルミニウム合金
膜で形成されている。

アルミニウム合金膜にはＣｕ又は及びＳｌが添加されて
いる。Ｃｕは主にマイグレーションを低減するように作
用する。Ｓｉはアロイスパイクを低減するように作用す
る。

ｐ型ベース領域は、グラフトベース領域として使用され
るｐ１型型半体領域３０及び真性ベース領域として使用
されるｐ型半導体領域３１で構成されている。ｐ型半導
体領域３１、Ｐ４型型半体領域３０の夫々はエピタキシ
ャル層２２の主面部に構成されている。

ｐ型ベース領域のうちグラフトベース領域として使用さ
れるｐ゛型半導体領域３０にはベース開口２８を通して
ベース引出用電極２９の一端部が接続されている。ベー
ス引出用電極２９は例えばｐ型不純物（Ｂ）が導入され
た製造工程における第１層目の多結晶珪素膜で形成され
ている。このベース引出用電極２９の一端側（エミッタ
開口３４Ａを規定する側）の位置は、ｐ゛型半導体領域
３０からのｐ型不純物の拡散距離で規定され、ｐ゛型半
導体領域３０に対して自己整合で形成されている。ベー
ス引出用電極２９は、その平面形状を図示していないが
、一端部でエミッタ開口３４Ａの周囲を規定するように
構成されている。ベース引出用電極２９の他端部には層
間絶縁膜３２及び３６に形成された接続孔３７を通して
第１層目信号配線（基本セル内配線）３８Ａが接続され
ている。

ｎ型エミッタ領域はｎ゛型半導体領域３５Ａで構成され
ている。ｎ生型半導体領域３５Ａは真性ベース領域であ
るｐ型半導体領域３１の主面部に構成されている。ｎ＋
型半導体領域３５Ａにはエミッタ開口３４Ａを通してエ
ミｙり引出用電極３５が接続されている。

エミッタ引出用電極３５は例えばｎ型不純物（Ａｓ）が
導入された製造工程における第２層目の多結晶珪素膜で
形成されている。エミッタ開口３４Ａは、層間絶縁膜３
２に形成された開口３３であって、パス引出用電極２９
の一端側の表面に形成された層間絶縁膜３４で規定され
た領域内に形成されている。

層間絶縁膜３４は、例えばべ〜ス引出用電極２９の表面
を酸化した酸化珪素膜で形成され、ベース引出用電極２
９に対して自己整合で形成されている。つまり、エミッ
タ引出用電極３５は、結果的に、パス引出用電極２９に
対して自己整合で形成され、しかも層間絶縁膜３４を介
在させてベース引出用電極２９と自己整合で絶縁分離が
なされている。前記ｎ型エミッタ領域として使用される
ｎ“型半導体領域３５Ａはエミッタ引出用電極３５に導
入されたｎ型不純物をドライブイン拡散することによっ
て形成されている。前記エミッタ引出用電極３５には層
間絶縁膜３Ｇに形成された接続孔３７を通して第１層目
信号配線（基本セル内配線）３８Ａが接続されている。

第１図に示すように、配線領域１４において眉間絶縁膜
３Ｇの表面上には第１層目信号配線３８が配置されてい
る。この第１層目信号配線３８は第１図及び第２図に示
すように配線ピッチＰ１でＸ方向に延在するように構成
されている。第１層目信号配線３８は前記第１層目信号
配線（基本セル内配線）３８Ａと同一導電層（同一製造
工程）で形成されている。

第１層目信号配線３８の上層には層間絶縁膜３９を介在
させて第２層目信号配線４１が配置されている。

第２層目信号配線４１は前述のように配線ピッチＰ２で
Ｙ方向に延在するように構成されている。第２層目信号
配線４１は第１層目信号配線３８と同様の導電膜で形成
されている。

層間絶縁膜３９は例えばＣＶＤ法で堆積した後にその表
面に不活性ガスによるスパッタエツチングを施した酸化
珪素膜で形成されている。例えば、この酸化珪素膜は、
約４［μｍ］の膜厚で堆積した後に表面を約２．５［μ
ｍｌ程度の膜厚でスパッタエツチングすることにより形
成されている。また、層間絶縁膜３９は、プラズマＣＶ
Ｄ法で堆積した酸化珪素膜又は窒化珪素膜の表面に塗布
法（Ｓｏ（３：Ｓｐｉｎ　Ｏｎ　Ｇｌａｓｓ）で酸化珪
素膜を塗布し、さらにその表面上にプラズマＣＶＤ法で
堆積した酸化珪素膜を積層した複合膜で形成してもよい
。例えば、この複合膜は下層から約０．５［μｍ］、約
０゜２［μｍ］、約１０［μｍ］の夫々の膜厚で形成す
る。

前記第２層目信号配線４１は層間絶縁膜３９に形成され
た接続孔４０を通して第１層目信号配線３８に接続され
ている。接続孔４０は、第２図に示すように、第１層目
信号配線３８と第２層目信号配線４１との交差部分（自
動配線配置システムのＸ−Ｙ格子座標の格子点に対応す
る位置）に形成されている。接続孔４０は、これに限定
されないが、ＲＩＥ等の異方性エツチングで形成し、微
細な開口サイズ例えば２．０［μｍ］Ｘ２．Ｏ［μｍ］
の平面が方形状で形成されている。

第２層目信号配線４１の上層には層間絶縁膜４２を介在
させて第３層目信号配Ｍ４４が配置されている。

第３層目信号配線４４は前述のように配線ピッチＰ３で
Ｘ方向に延在するように構成されている。この第３層目
信号配線４４の配線ピッチＰ３は第１層目信号配線３８
の配線ピッチＰ１と実質的に同一配線ピッチで形成され
ている。さらに、第３層目信号配線４４の配線幅方向の
中心位置は第１層目信号配線３８の配線幅方向の中心位
置と実質的に一致させている（同一中心軸上に存在する
）。第３層目信号配線４４は第１層目信号配線３８と同
様の導電膜で形成されている。層間絶縁膜４２は層間絶
縁膜３９と同様の絶縁膜で形成されている。前記第３層
目信号配線４４は層間絶縁膜４２に形成された接続孔４
３を通して第２層目信号配線４１に接続されている。接
続孔４３は、第２図に示すように、第２層目信号配線４
１と第３層目信号配線４４との交差部分（同様に自動配
線配置システムのＸ−Ｙ格子座標の格子点に対応する位
置）に形成されている。接続孔４４は例えば２．０［μ
ｍ］Ｘ２．Ｏ［μｍ］の開口サイズで形成されている。

第３層目信号配線４４の上層には層間絶縁膜４５を介在
させて第４層目配線４６が配置されている。第１図には
示していないが、第４層目配線４６は眉間絶縁膜４５に
形成される接続孔を通して第３層目信号配線４４等に接
続されている。第４層目配線４６は前記第１層目信号配
線３８と同様の導電膜で形成されている。また、層間絶
縁膜４５は層間絶縁膜３９と同様の絶縁膜で形成されて
いる。

第４層目配線４６の上層にはファイナルパッシベーショ
ン膜４７が形成されている。ファイナルパッシベーショ
ン膜４７は例えばプラズマＣＶＤ法やスパッタ法で堆積
させた窒化珪素膜で形成されている。

前述の第１層目信号配線３８（基本セル内配線３８Ａも
含む）、第２層目信号配線４１、第３層目信号配線４４
、接続孔４０、接続孔４３の夫々はコンピュタを使用す
る自動配線配置システムに基づいて形成されている。こ
のゲートアレイ方式を採用する論理ＬＳＩの形成方法に
ついて第３図（論理ＬＳＩの開発フロー図）を用いて簡
単に説明する。

まず、第３図に示すように、論理ＬＳＩに搭載する論理
機能を決定する〈５１〉。つまり、論理ＬＳＩに搭載す
る論理回路の設計を行った後、この論理回路に論理シュ
ミレーションを施して論理機能の動作検証を行い、最終
的に搭載する論理機能を決定する。

次に、コンピュータを使用した２次元処理の自動配線配
置システム（ＤＡ）を用い、前記決定された論理機能に
基づきＸ−Ｙ格子座標上に配線及び接続孔を自動的に配
置する〈５２〉。なお、ここでは信号配線及び信号配線
間を接続する接続孔の配置について説明し、基本セル内
配線の配置（論理回路の配置に相当する）については省
略する。前記Ｘ−Ｙ格子座標は、間隔（配線ピッチ）Ｌ
で複数配列されるＸ座標１，２．・・及び所定間隔で複
数配列されるＹ座標１，２．・・で構成されている。

前記各Ｘ座標間の間隔りは前述の第１層目信号配線３８
の配線ピッチＰ１又は第３層目信号配線４４の配線ピッ
チＰ３の２分の１の配線ピッチに相当する。このＸ−Ｙ
格子座標は、２次元的にメモリセルが配列された、自動
配線配置システムのメモリで構成されている。

次に、前記自動配線配置システムのＸ−Ｙ格子座標上に
配置された配線及び接続孔を３次元的に分割する〈５３
〉。つまり、前記Ｘ−Ｙ格子座標のうち、Ｘ座標の奇数
番目ｎ（ｎ＝１，３，５．　）に配置された配線は第１
層目信号配線ＡＩとされる。Ｘ座標の偶数番目ｎ＋１に
配置された配線は第３層目信号配線Ａｍとされる。Ｙ座
標に配置された配線は第２層目信号配線ＡＩＩとされる
。また、Ｘ−Ｙ格子座標のＸ座標の奇数番目ｎとＹ座標
との格子点に配置された接続孔は、第１層目信号配線Ａ
Ｉと第２層目信号配線ＡＩＩとを接続する接続孔ＴＨＩ
とされる。Ｘ−Ｙ格子座標のＸ座標の偶数番目ｎ＋１と
Ｙ座標との格子点に配置された接続孔は、第２層目信号
配線ＡＩＩと第３層目信号配線Ａｍとを接続する接続孔
ＴＨＵとされる。すなわち、自動配線配置システムのプ
ログラム上において、第１層目信号配線Ａ１．第２層目
信号配線Ａｎ、第３層目信号配線Ａｍ、接続孔ＴＨ１，
接続孔ＴＨＩＩの夫々が識別される。

次に、前記自動配線配置システムのｘ−ｙ格子座標のＸ
座標の偶数番目ｎ＋１の情報をＹ方向に間隔りだけシフ
トさせ、このＸ座標の偶数番目ｎ＋１の情報をＸ座標の
奇数番目ｎの情報に重ね合せる＜５４〉。つまり、第３
層目信号配線Ａｍ、接続孔ＴＨＩＴ、接続孔ＴＨＩＩの
直下の第２層目信号配線ＡＨの末端部分の夫々が、第１
層目信号配線Ａ１．接続孔ＴＨＩの夫々の上部に重ね合
される。

この合成処理により、第１層目信号配線Ａ１．第３Ｍ目
信号配線ＡＩＩＩの夫々は自動配線プログラム上におい
て同一配線ピッチで配置されかつ配線幅方向の中心位置
が一致する。第１層目信号配線ＡＩと第３層目信号配線
Ａｍとの重ね合せは前記分割処理〈５３〉で自動配線プ
ログラム工夫々が識別されているので、この後に行われ
る半導体製造用マスクの製作において下層配線か上層配
線かが不透明であるという問題はなくなる。

次に、前記合成処理〈５４〉で形成された結線レイアラ
１−のレイアウトルールの違反チエツクを行う〈５５〉
。違反チエツクは主に半導体ウェーハ製造プロセス」二
問題なく前記結線レイアウト通りに信号配線が形成でき
るか否かをチエツクする。この違反チエツクで不良とさ
れた場合は結線レイアウトの一部を修正する。前記違反
チエツク〈５５〉を良品として通過すると、前述の自動
配線配置システムの情報に基づきマスクパターンが発生
する〈５６〉。前記論理機能の決定〈５１〉後の自動配
線〈５２〉からマスクパターンの発生＜５６〉までの処
理工程は自動配線配置システムを使用した処理工程（Ｄ
Ａ処理）である。

次に、半導体製造用マスクを製作する〈５７〉。

このマスク製作は、前記自動配線配置システムで自動的
に配置された配線及び接続孔の情報に基づき、例えば電
子線描画装置を使用して形成する。

第１層目信号配線３８の半導体製造用マスクは第１層目
信号配線ＡＩの情報に基づき形成される。同様に、第２
層目信号配線ＡＩＩ、第３層目信号配線Ａｍ、接続孔Ｔ
ＨＩ、接続孔ＴＨＩＩの夫々の情報に基づき、第２層目
信号配線４１、第３層目信号配線４４、接続孔４０、接
続孔４３の夫々の半導体製造用マスクが形成される。

次に、前述の半導体製造用マスクを使用し、半導体ウェ
ーハ製造プロセスを行う（ウェーハ製作）〈５８〉。つ
まり、まず、前記第１図及び第２図に示すように、基本
セル１２が配列された論理ＬＳＩの半導体ウェーハ（未
結線）上に、第１層目信号配ｌ１Ａ３８を形成する。次
に、層間絶縁膜３９、接続孔４０、第２層目信号配線４
１の夫々を順次形成する。次に、層間絶縁膜４２、接続
孔４３、第３層目信号配＃ｔ４４の夫々を順次形成する
。そして、層間絶縁膜４５、第４層目配線４６、ファイ
ナルパッシベーション膜４７の夫々を順次形成すること
により、所定の論理機能に有する論理ＬＳＩが完成する
。前記第１層目信号配線３８、接続孔４０、第２層目信
号配線４１、接続孔４３、第３層目信号配線４４等はフ
ォトリソグラフィ技術で形成されている。フォトリソグ
ラフィ技術は、半導体製造用マスクを用いてフォトレジ
スト膜のエツチングマスクを形成し、このエツチングマ
スクを用いて各層にエツチングを施すことを含む。

このように、Ｘ−Ｙ格子座標に複数層の配線を自動的に
配置し、各格子点で各層の配線間を電気的に接続する自
動配線配置システムで形成された多層配線構造を有する
論理ＬＳＩにおいて、前記多層配線構造の第１層目信号
配線３８及び第３層目信号配線４４をＸ方向に、第２層
目信号配線４１をＸ方向に夫々延在させ、前記第１層目
信号配線３８、第３層目信号配線４４の夫々の配線ピッ
チを実質的に同一に構成すると共に、第１層目信号配線
３８゜第３層目信号配線４４の夫々の配線幅方向の中心
位置を一致させる。この構成により、前記第１層目信号
配線３８と第２層目信号配線４１との接続で形成される
段差部分の真」二には常時第３層自信号配線４４が存在
しく第１図の矢印Ａ部分）、前記段差部分の真上は第３
層目信号配線４４間スペースとならないので、前記段差
に起因する第３層目配線４４間の短絡（エツチング残り
等）を低減し、電気的信頼性（又は製造上の歩留り）を
向上することができる。

また、前記構成により、前記第２層目信号配線４１と第
３層目信号配線４４との接続部分の下層には常時第１層
自信号配線３８が存在しく第１図の矢印Ｂ部分）、前記
接続部分の下地表面を平坦化することができるので、前
記接続部分における第３層目信号配線４４のステップカ
バレッジを向上し、電気的信頼性を向上することができ
る。また、第２層目信号配線４１と第３層目信号配線４
４とを接続する接続孔４３において、両者配線の段差形
状に起因する導通不良を低減することができる。

また、ｘ−ｙ格子座標に複数層の配線を自動的に配置し
、各格子点で各層の配線間を電気的に接続する自動配線
配置システムを使用した多層配線構造を有する半導体集
積回路装置の形成方法において、前記自動配線配置シ゛
ステムのｘ−ｙ格子座標上に決定された論理機能に基づ
いて配線及び接続孔を自動的に配置する段階と、Ｘ座標
の奇数番目ｎに配置された配線を第１層目信号配線ＡＩ
、Ｘ座標の偶数番目ｎ＋１に配置された配線を第３層目
信号配線Ａｍ、Ｙ座標に配置された配線を第２層目信号
配線ＡＩＩ、所定のＸ座標の奇数番目ｎとＹ座標との交
差部に配置された接続孔を接続孔ＴＨ１，所定のＸ座標
の偶数番目ｎ＋１とＹ座標との交差部に配置された接続
孔を接続孔ＴＨＩＩの夫々に分割する段階と、前記Ｘ座
標の偶数番目ｎ＋１に配置された第３層目信号配線Ａｍ
、接続孔ＴＨＩＩ、第２層目信号配線Ａｌｌの接続孔Ｔ
　Ｈｒ［部分の夫々をＸ座標の間隔りに相当する分シフ
トさせ、前記Ｘ座標の奇数番目ｎに配置された第１層目
信号配線ＡＩに重ね合せる段階とを備える。

この構成により、前記自動配線配置システムのＸ−Ｙ格
子座標上に自動的に配線及び接続孔を配置し、各配線及
び各接続孔の３次元的な位置付けを自動配線プログラム
上に行った後に、前記第１層目信号配線Ａ１．接続孔Ｔ
ＨＩの夫々の上部に第３層目信号配線Ａｍ、接続孔ＴＨ
ＩＩの夫々を一致させたので、同−Ｘ座標上の第１層目
信号配線ＡＩ、第３層目信号配線Ａｍの夫々の自動配線
プログラム上での識別、接続孔ＴＨ１，接続孔Ｔ　ＨＩ
Ｔの夫々の自動配線プログラム上での識別を行うことが
できる。つまり、自動配線配置システムの情報は各層の
識別が行えるので、他の層の情報が混同しない正確な情
報に基づき半導体製造用マスクを製作することができる
。また、２次元処理の自４〇− 動部線配置システムを使用して３次元的な処理が行える
ので、３次元処理の自動配線配置システムの開発が不要
になる。また、２次元処理の自動配線配置システムのメ
モリ容量を最小限に使用して３次元的な処理が行えるの
で、莫大なメモリ容量の必要性がなく、或は自動配線の
配置に要する処理時間を短縮することができる。

なお、本発明は、前述の自動配線配置システムの合成処
理〈５４〉において、Ｘ−Ｙ格子座標のＸ座標の偶数番
目ｎ＋１の情報にＸ座標の奇数番目ｎの情報を重ね合せ
るように処理させてもよい。

また、本発明は、前記論理ＬＳＩを４層の信号配線及び
１層の電源用配線（５層配線構造）又はそれ以」二の多
層配線構造で構成してもよい。本発明は、５層配線構造
の場合、第１層目信号配線及び第３層目信号配線はＸ方
向に延在させ、第２層目信号配線及び第４層目信号配線
はＹ方向に延在させ、第２層目信号配線と第４層目信号
配線との配線ピッチ及び配線幅方向の中心位置髪同−に
構成する。

（実施例■） 本実施例■は本発明の第２実施例である。

本発明の実施例■であるグー１〜アレイ方式を採用する
論理ＬＳ　Ｉ（半導体集積回路装置）を第５図（要部断
面図）及び第６図（要部平面図）で示す。

第５図及び第６図に示す論理ＬＳＩは、前記実施例Ｉと
同様に４層配線構造を採用している。つまり、論理ＬＳ
Ｉは、第１層目信号配線３８、第２層目信号配線４１、
第３層目信号配線４４、第４層目配線４６の夫々を有す
る多層配線構造で構成されている。

前記多層配線構造の配線領域１４に配置された第１層目
信号配線３８は配線ピッチＰ１でＸ方向に延在している
。第２層目信号配線４１は配線ピッチＰ２でＹ方向に延
在している。第３層目信号配線４４は前記第１層目信号
配線３８と実質的に同一の配線ピッチＰ３でＸ方向に延
在している。この第３層目信号配線４４は、配線幅方向
の中心位置が第１層目信号配線３８の配線幅方向の中心
位置に対して配線ピッチの２分の１だけＹ方向にずれて
配置されている。

前記第１層目信号配線３８と第２層目信号配線４１とは
両者の交差部分に配置された接続孔４０を通して電気的
に接続されている。この接続孔４０の中心位置は第３層
目信号配線４４の配線幅方向の中心位置に対して配線ピ
ッチＰ３の２分の１だけずれている。第２層目信号配線
４１と第３層目信号配線４４とは両者の交差部分に配置
された接続孔４３を通して電気的に接続されている。こ
の接続孔４３の中心位置は第１層目信号配線３８の配線
幅方向の中心位置に対して配線ピッチＰ１の２分の１だ
けずれている。

前記第２層目信号配線４１と第３層目信号配線４４とを
接続する接続孔４３の下部であって、接続孔４３のＹ方
向の両側にはこの接続孔４３に最つとも近Ｖ）第１層目
信号配線３８が延在するようになっている。

換言すれば、接続孔４３から配線ピッチＰ１の２分の１
だけ離隔した位置において、接続孔４３の両側には第１
層目信号配線３８の配線幅方向の中心位置が存在するよ
うに構成されている。そして、接続孔４３の両側のうち
一方又は両側において、第１層目信号配線３８が存在し
ない部分（第５図に示す矢印Ｃ部分）にはダミー突出部
材３８Ｂが配置されている。ダミー突出部材３８Ｂは第
１層目信号配線３８と同一導電層（同一製造工程）で形
成され、ダミ突出部材３８Ｂ、第１層目信号配線３８の
夫々の膜厚は実質的に同一の膜厚で形成されている。ダ
ミ突出部材３８Ｂは、隣接する他の第１層目信号配線３
８との間の加工マージン等を考慮して、第１層目信号配
線３８と第２層目信号配線４１とが交差する領域の面積
又は領域以下の面積に相当する面積で構成されている。

本実施例Ｈにおいて、ダミー突出部材３８Ｂは平面形状
が方形状で構成されている。

なお、ダミー突出部材３８Ｂの平面形状は多角形状や円
形状で構成してもよい。ダミー突出部材３８Ｂは主に前
記接続孔４３が形成される部分の下地層の表面つまり眉
間絶縁膜３９の表面を平坦化できるように構成されてい
る。

この論理ＬＳＩの多層配線構造を構成する各信号配線３
８．４１．４４、接続孔４０．４３及びダミー突出部材
３８Ｂは前記実施例Ｉと同様に自動配線配置システムを
使用して形成されている。このゲートアレイ方式を採用
する論理ＬＳＩの形成方法について第８図（論理ＬＳＩ
の開発フロー図）を用いて簡単に説明する。

ます、前述の実施例Ｉと同様な処理を施す。つまり、第
８図に示すように、論理ＬＳＩに搭載する論理機能を決
定しく６１＞　、自動配線配置システムを使用してＸ−
Ｙ格子座標上に配線及び接続孔製配置する〈６２〉。

次に、前記自動配線配置システムのＸ−Ｙ格子座標上に
配置された配線、接続孔の夫々を自動配線プログラム上
識別できるように分割処理を施す〈６３〉。この分割処
理は、前記実施例■と同様に、Ｘ−Ｙ格子座標に配置さ
れた配線、接続孔の夫々を第１層目信号配線Ａ１．第２
層目信号配線ＡＩＩ。

第３層目信号配線Ａｍ、接続孔ＴＨ１，接続孔ＴＨ１ｌ
の夫々に分割する・ 次に、分割処理＜６３〉が施された情報を、第１層目信
号配線ＡＩの情報（パターン情報）と、第２層目信号配
線Ａｎ、第３層目信号配線Ａｍ及び接続孔ＴＨＩの情報
と、接続孔ＴＨＩＩの情報とに分割する＜６４＞　、　
＜６５＞　、　＜６６＞。

次に、前記分割された情報のうち、接続孔ＴＨ■の情報
〈６５〉に基づき、ダミー突出部材ＡＤのパターンを発
生する〈６７〉。前記接続孔ＴＨｎはＸ−Ｙ格子座標の
Ｘ座標の偶数番目ｎ＋１とＹ座標とが交差する格子点に
配置されるので、ダミ突出部材ＡＤのパターンは前記格
子点の両側に隣接するＸ座標の奇数番目ｎと前記Ｙ座標
とが交差する格子点に配置される。このダミー突出部材
ＡＤのパターンは、接続孔ＴＨＩＩが配置された格子点
の両側に必らず一対のパターンで配置され、第１層目信
号配線ＡＩと同一層で形成される。第７図（要部平面図
）は、この自動配線配置システムで形成されたダミー突
出部材ＡＤの情報に基づき、半導体ウェーハ製造プロセ
スで実際に論理ＬＳＩ上に形成されたダミー突出部材３
８Ｂだけの平面形状を示している。

次に、前記分割された第１層目信号配線ＡＩの情報〈６
４〉と、前記接続孔ＴＨＩＩの情報に基づいて発生した
ダミー突出部材ＡＤの情報とを合成する〈６８〉。この
両者の合成処理はＯＲ論理和で行う。合成処理がなされ
ると、接続孔ＴＨＩＩの両側の夫々の格子点において、
第１層目信号配線ＡＩが存在する場合はダミー突出部材
ＡＤの情報（パターン）が第１層目信号配＠Ａｌの情報
中に取込まれるため合成パターンに何ら変化は生じない
。

つまり、見かけ上、第１層目信号配線ＡＩが存在する部
分のダミー突出部材ＡＤの情報は排除され、第１層目信
号配線ＡＩの情報のみが残存するように処理されている
。また、接続孔ＴＨＩＩの両側の夫々の格子点において
、第１層目信号配線ＡＩが存在しない場合はダミー突出
部材ＡＤの情報をそのまま残存させる。つまり、この合
成処理は、接続孔ＴＨＩＩの両側の夫々の格子点におい
て、第１層目信号配線ＡＩが存在しない部分のみに自動
的にダミー突出部材ＡＤを配置することができる。

次に、前記合成処理〈６８〉及び分割処理〈６６〉で形
成された情報に基づいて、半導体マスクパタンを発生す
る〈６９〉。

この後、前記実施例■と同様に、半導体製造用マスクを
製作しく７０＞　、半導体ウェーハ製造プロセスを施す
〈７１〉。これら一連の工程を施すことにより、所定の
論理機能を有する、ゲートアレイ方式を採用する論理Ｌ
ＳＩが完成する。

このように、Ｘ−Ｙ格子座標に複数層の配線を自動的に
配置し、各格子点で各層の配線間を電気的に接続する自
動配線配置システムで形成された多層配線構造を有する
論理ＬＳＩにおいて、前記多層配線構造の第１層目信号
配線３８をＸ方向に配置し、第２層目信号配線４１をＹ
方向に配置し、第３層目信号配線４４を前記第１層目信
号配線３８と同一配線ピッチＰ３で配置すると共に第１
層目信号配線３８に対して第１層目信号配線３８の配線
ピッチＰ１の約２分の１だけずれた位置でＸ方向に配置
し、前記第２層目信号配線４１と第３層目信号配線４４
とを接続する接続孔４３に最つとも近い第１層目信号配
線３８と第２層目信号配線４１との交差部分で第１層目
信号配線３８が存在しない部分に第１層目信号配線３８
と同一導電層で形成されたダミー突出部材３８Ｂを配置
する。この構成により、前記第２層目信号配線４１と第
３層目信号配線４４とを接続する接続孔４３部分下近傍
に第１層目信号配線３８が存在しないことによる前記接
続部分の下地表面（層間絶縁膜３９の表面）の段差形状
をダミー突出部材３８Ｂで平坦化することができるので
、前記接続部分における第３層目信号配線４４のステッ
プカバレッジを向上し、電気的信頼性を向上することが
できる。第１層目信号配線３８の層は第１層目信号配線
３８の存在しない部分にダミー突出部材３８Ｂを配置し
ているので、層間絶縁膜３９の表面の略全域が平坦化さ
れる。したがって、半導体ウェーハ製造プロセス例えば
フォトレジスト膜の膜厚が均一化されるので、製造上の
歩留りが向上する。

また、Ｘ−Ｙ格子座標に複数層の配線を自動的に配置し
、各格子点で各層の配線間を電気的に接続する自動配線
配置システムを使用した多層配線構造を有する論理ＬＳ
Ｉの形成方法において、前記自動配線配置システムのＸ
−Ｙ格子座標上に決定された論理機能に基づいて配線及
び接続孔を自動的に配置する段階と、Ｘ座標の奇数番目
ｎに配置された配線を第１層目信号配線Ａ１．Ｘ座標の
偶数番目ｎ＋１に配置された配線を第３層目信号配線Ａ
１１ｌ、Ｙ座標に配置された配線を第２層目信号配線Ａ
Ｉ、所定のＸ座標の奇数番目ｎとＹ座標との交差部に配
置された接続孔を接続孔ＴＨＩ、所定のＸ座標の偶数番
目ｎ　＋　１とＹ座標との交差部に配置された接続孔を
接続孔ＴＨｎの夫々に分割する段階と、前記接続孔Ｔ　
Ｈｎを配置した位置のＹ方向の両側の第１層目信号配線
ＡＩと第２層目信号配線Ａｎとが交差する格子点に第１
層目信号配線ＡＩと同一層で形成されるダミー突出部材
ＡＤのパターンを発生させる段階と、前記第１層目信号
配線ＡＩの配置パターンと前記ダミー突出部材ＡＤの配
置パターンとの論理和（ＯＲ論理和）をとり、前記格子
点に第１層目信号配線ＡＴが存在する場合は前記ダミー
突出部材ＡＤのパターンが第１層目信号配線ＡＩのパタ
ーン情報に取込まれ、前記格子点に第１層目信号配線Ａ
Ｉが存在しない場合は前記ダミー突出部材ＡＤのパター
ンをそのまま残存させる段階とを備える。この構成によ
り、前記自動配線配置システムにて、接続孔ＴＨＩＩの
近傍の第１層自信号配線ＡＩと第２層１信号配Ｍ、ＡＵ
とが交差する格子点に第１層自信号配線ＡＩが存在しな
い場合、自動的にダミー突出部材ＡＤを配置することが
できる。

以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。

例えば、本発明は、多層配線構造の配線基板の搭載面上
に複数の半導体集積回路装置（半導体チップ）を搭載す
るマーザチップ構造の電子装置に適用することができる
。前記電子装置の配線基板の多層配線構造は、少なくと
も３層以上の信号配線を有しており、前述と同様に信号
配線は自動配線配置システムを使用して自動的に配置さ
れている。前記配線基板は例えば単結晶珪素基板、炭化
珪素基板、セラミック基板、ムライト基板等で形成され
ている。

また、本発明は、論理ＬＳＩだけに限定されず、メモリ
ＬＳＩやメモリ付論理ＬＳＩに適用することができる。

また、本発明は、論理ＬＳＩの基本セルを相補型ＭＩＳ
ＦＥＴを主体に構成してもよい。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

（１）自動配線配置システムで形成された多層配線構造
を有する半導体集積回路装置の電気的信頼性を向上する
ことができる。また、前記半導体集積回路装置の製造上
の歩留りを向上することができる。

（２）２次元処理の自動配線配置システムを用いて３次
元処理を行うことができる。したがって、３次元処理の
自動配線配置システムの開発が不要になる。

（３）前記半導体集積回路装置の電気的信頼性の向上又
は製造上の歩留りの向上が自動配線配置システムにより
自動的に行うことができる。

【図面の簡単な説明】

第１図は、本発明の実施例Ｉであるゲートアレイ方式を
採用する論理ＬＳＩの要部断面図、第２図は、前記論理
ＬＳＩの要部平面図。 第３図は、前記論理ＬＳＩの開発方法を説明するための
フロー図、 第４図は、前記論理ＬＳＩの概略構成を示すチップレイ
アウト図、 第５図は、本発明の実施例■であるゲートアレイ方式を
採用する論理ＬＳＩの要部断面図、第６図及び第７図は
、前記論理ＬＳＩの要部平面図、 第８図は、前記論理ＬＳＩの開発方法を説明するための
フロー図、 第９図は、本発明がなされる背景となった先行技術を説
明するための論理ＬＳＩの要部断面図である。 図中、１２・・基本セル、１４・・・配線領域、３Ｇ、
　３９゜４２、４５・・・層間絶縁膜、３８．ＡＩ・・
・第１層自信号配線、４１．ＡＩｒ・・・第２層１信号
配線、４４．Ａｍ・・第３層１信号配線、４６・・・第
４層目配線、４０．ＴＨＩ。 ４３、ＴＨＩＩ・・・接続孔、３８Ｂ、ＡＤ　・ダミー
突出部材、Ｐ・・・配線ピッチである。

Claims (1)

1. 【特許請求の範囲】 １、Ｘ−Ｙ格子座標に複数層の配線を自動的に配置し、
   各格子点で各層の配線間を電気的に接続する自動配線配
   置システムで形成された多層配線構造を有する半導体集
   積回路装置において、前記多層配線構造の第１層目配線
   及び第３層目配線をＸ方向に、第２層目配線をＹ方向に
   夫々延在させ、前記第１層目配線、第３層目配線の夫々
   の配線ピッチを実質的に同一に構成すると共に、第１層
   目配線、第３層目配線の夫々の配線幅方向の中心位置を
   一致させたことを特徴とする半導体集積回路装置。 ２、前記第１層目配線、第２層目配線、第３層目配線の
   夫々は信号配線として使用されることを特徴とする請求
   項１に記載の半導体集積回路装置。 ３、前記第１層目配線、第２層目配線、第３層目配線の
   夫々はアルミニウム配線又はアルミニウム合金配線であ
   ることを特徴とする請求項１又は請求項２に記載の半導
   体集積回路装置。 ４、前記第１層目配線、第２層目配線、第３層目配線の
   夫々の間には層間絶縁膜が設けられ、各層の配線間は前
   記層間絶縁膜に形成された接続孔を通して接続されてい
   ることを特徴とする請求項１乃至請求項３に記載の夫々
   の半導体集積回路装置。 ５、前記多層配線構造は３層又はそれ以上の配線層数で
   構成されていることを特徴とする請求項１項乃至請求項
   ４に記載の夫々の半導体集積回路装置。 ６、前記半導体集積回路装置はゲートアレイ方式を採用
   していることを特徴とする請求項１乃至請求項５に記載
   の半導体集積回路装置。 ７、Ｘ−Ｙ格子座標に複数層の配線を自動的に配置し、
   各格子点で各層の配線間を電気的に接続する自動配線配
   置システムを使用した多層配線構造を有する半導体集積
   回路装置の形成方法において、前記自動配線配置システ
   ムのＸ−Ｙ格子座標上に配線及び接続孔を自動的に配置
   する段階と、前記Ｘ−Ｙ格子座標のＸ座標のｎ（ｎ＝１
   、３、５、・・・又は０、２、４、・・・）番目に配置
   された配線を第１層目配線、Ｘ座標のｎ＋１番目に配置
   された配線を第３層目配線、Ｙ座標に配置された配線を
   第２層目配線、所定のＸ座標のｎ番目とＹ座標との交差
   部に配置された接続孔を第１接続孔、所定のＸ座標のｎ
   ＋１番目とＹ座標との交差部に配置された接続孔を第２
   接続孔の夫々に分割する段階と、前記Ｘ座標のｎ＋１番
   目に配置された第３層目配線、第２接続孔、第２層目配
   線の第２接続孔部分の夫々をＸ座標のピッチに相当する
   分シフトさせ、前記Ｘ座標のｎ番目に配置された第１層
   目配線に重ね合せる段階とを備えたことを特徴とする半
   導体集積回路装置の形成方法。 ８、前記第１層目配線、第３層目配線の夫々の配線ピッ
   チ及び配線幅方向の中心位置は実質的に同一であること
   を特徴とする請求項７に記載の半導体集積回路装置の形
   成方法。 ９、前記自動配線配置システムで第１層目配線、第３層
   目配線の夫々を重ね合せる段階の後に、この自動配線配
   置システムの情報に基づき半導体ウェーハ製造プロセス
   で使用される半導体製造用マスクを製作する段階を備え
   ていることを特徴とする請求項７又は請求項８に記載の
   半導体集積回路装置の形成方法。 １０、Ｘ−Ｙ格子座標に複数層の配線を自動的に配置し
   、各格子点で各層の配線間を電気的に接続する自動配線
   配置システムで形成された多層配線構造を有する半導体
   集積回路装置において、前記多層配線構造の第１層目配
   線をＸ方向に配置し、第２層目配線をＹ方向に配置し、
   第３層目配線を前記第１層目配線と同一配線ピッチで配
   置すると共に第１層目配線に対して第１層目配線の配線
   ピッチの約２分の１だけずれた位置でＸ方向に配置し、
   前記第２層目配線と第３層目配線との接続部に最っとも
   近い第１層目配線と第２層目配線との交差部分で第１層
   目配線が存在しない部分に第１層目配線と同一導電層で
   形成されたダミー突出部材を配置したことを特徴とする
   半導体集積回路装置。 １１、前記ダミー突出部材はＹ方向において前記第２層
   目配線と第３層目配線との接続部分の両側又は片側に配
   置されていることを特徴とする請求項１０に記載の半導
   体集積回路装置。 １２、前記ダミー突出部材は前記第１層目配線と第２層
   目配線とが交差する領域の面積に相当する面積で配置さ
   れていることを特徴とする請求項１０又は請求項１１に
   記載の半導体集積回路装置。 １３、前記ダミー突出部材は平面形状が方形状で構成さ
   れていることを特徴とする請求項１０乃至請求項１２に
   記載の半導体集積回路装置。 １４、Ｘ−Ｙ格子座標に複数層の配線を自動的に配置し
   、各格子点で各層の配線間を電気的に接続する自動配線
   配置システムを使用した多層配線構造を有する半導体集
   積回路装置の形成方法において、前記自動配線配置シス
   テムのＸ−Ｙ格子座標上に配線及び接続孔を自動的に配
   置する段階と、前記Ｘ−Ｙ格子座標のＸ座標のｎ（ｎ＝
   １、３、５、・・・又は０、２、４、・・・）番目に配
   置された配線を第１層目配線、Ｘ座標のｎ＋１番目に配
   置された配線を第３層目配線、Ｙ座標に配置された配線
   を第２層目配線、所定のＸ座標のｎ番目とＹ座標との交
   差部に配置された接続孔を第１接続孔、所定のＸ座標の
   ｎ＋１番目とＹ座標との交差部に配置された接続孔を第
   ２接続孔の夫々に分割する段階と、前記第２接続孔を配
   置した位置のＹ方向の両側の第１層目配線と第２層目配
   線とが交差する格子点に第１層目配線と同一層で形成さ
   れるダミー突出部材のパターンを発生させる段階と、前
   記第１層目配線の配置パターンと前記ダミー突出部材の
   配置パターンとの論理和をとる段階とを備えたことを特
   徴とする半導体集積回路装置の形成方法。 １５、前記第１層目配線の配置パターンと前記ダミー突
   出部材の配置パターンとの論理和をとる段階はＯＲ論理
   和をとる段階であることを特徴とする請求項１４に記載
   の半導体集積回路装置の形成方法。