JPH0345903B2 - - Google Patents

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JPH0345903B2
JPH0345903B2 JP60133831A JP13383185A JPH0345903B2 JP H0345903 B2 JPH0345903 B2 JP H0345903B2 JP 60133831 A JP60133831 A JP 60133831A JP 13383185 A JP13383185 A JP 13383185A JP H0345903 B2 JPH0345903 B2 JP H0345903B2
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Description

【発明の詳細な説明】 〔概要〕 チヤネル・ストツパを形成する際の不純物のチ
ヤネル領域への横方向拡散によつて閾値電圧が顕
著に上昇するような狭チヤネル幅のMIS型電界効
果トランジスタを形成する際、チヤネル・ストツ
パと反対導電型の不純物をチヤネル領域に注入す
ることによつて上記チヤネル・ストツパからの横
方向拡散不純物を補償し閾値電圧の上昇を防止す
る方法。
〔産業上の利用分野〕
本発明はMIS型電界効果トランジスタ
（MISFET）の製造方法に係り、特にチヤネル・
ストツパからの不純物の横方向拡散によつて閾値
電圧が顕著に上昇するような狭いチヤネル幅を有
する狭チヤネルMISFETの閾値電圧の上昇を防
止する方法に関する。
LSI等の極度に高集積化される半導体集積回路
装置（IC）においては、動作速度の向上を図る
ために、配設されるMISFETのチヤネル長がど
んどん縮小されてきている。
これと同時に、集積度を更に高め、且つ消費電
力を低減する目的を以て、電流容量を要しない回
路においてはMISFETのチヤネル幅もどんどん
狭められる傾向にある。しかしチヤネル幅が極度
に狭められる狭チヤネルMISFETにおいてはチ
ヤネル・ストツパ用不純物の横方向拡散による閾
値電圧の上昇があるため、同一基板上に通常のチ
ヤネル幅を有する広チヤネルMISFETと併設さ
れる場合閾値電圧に差を生じて、回路設計が困難
になる。そこで狭チヤネルMISFETの閾値電圧
の上昇を防止する製造方法が要望されている。
〔従来の技術〕
従来から用いられている通常のチヤネル幅を有
するMISFETの製造方法においては、閾値電圧
の調節はチヤネル・ドーズのみによつてなされて
いた。
チヤネル・ドーズとは、チヤネルを形成する基
板面に基板と同導電型若しくは逆導電型の不純物
を所定濃度に導入することによつて、該チヤネル
形成領域の電子濃度或いはアクセプタ濃度を所定
の閾値電圧が得られる値に調節する手段である。
このチヤネル・ドーズはウエル状に深くなされ
る場合と、チヤネルが形成される表面部のみに浅
くなされる場合とがあるが、例えば相補型MOS
（CMOS）ICにおいては、ｎチヤネルMOSFET
（nMOSFET）がウエル状の深いチヤネル・ドー
ズによつて、またｐチヤネルMOSFET
（pMOSFET）が表面部のみの浅いチヤネル・ド
ーズによつて、閾値電圧の制御がなされる。
以下に従来のCMOSICの形成方法を第２図ａ
乃至ｈに示す工程断面図を参照して説明する。
第２図ａ参照 例えばn-型シリコン（Si）基板１上に薄い二酸
化シリコン（SiO2）膜２を形成し、該SiO2膜２
上にnMOSFET形成領域３ａとpMOSFET形成
領域３ｂ上を個々に覆う窒化シリコン（Si3N4）
膜パターン４ａ及び４ｂを形成し、鎖線で示すレ
ジスト・マスクによつてウエルを形成しない領域
上を覆い、所定のチヤネル・ドーズ量に相当する
ｐ型不純物を前記マスクを介し、且つSi3N4膜パ
ターン４ａ及びSiO2膜２を通して選択的にイオ
ン注入した後、レジスト・マスクを除去し、所定
のアニール処理を施して所定の閾値電圧が得られ
るような不純物濃度を有するp-型ウエル５を形
成する。
第２図ｂ参照 次いでn-型基板１領域上を覆う第１のレジス
ト膜パターン６ａを形成し、該レジスト膜パター
ン６ａとSi3N4膜パターン４ａをマスクにしSiO2
膜２を通してp-型ウエル５面に比較的高濃度の
硼素（B+）をイオン注入する。（１０７はB+注
入領域） 第２図ｃ参照 次いでp-型ウエル５上を選択的に覆う第２の
レジスト膜パターン６ｂを形成し、該レジスト膜
パターン６ｂとSi3N4膜パターン４ｂをマスクに
しSiO2膜２を通してn-型基板１面に比較的高濃
度の燐（P+）をイオン注入する。（１０８はP+注
入領域） 第２図ｄ参照 次いで上記レジスト膜パターン６ｂを除去した
後、Si3N4膜パターン４ａ及び４ｂをマスクにし
選択酸化を行つて、素子間を分離するフイールド
酸化膜９を形成する。
なおこの際B+注入領域１０７及びP+注入領域
１０８は活性化再分布してフイールド酸化膜９の
下部にｐ型チヤネル・ストツパ７及びｎ型チヤネ
ル・ストツパ８が形成される。
第２図ｅ参照 次いで上記Si3N4膜パターン４ａ，４ｂ及び
SiO2膜２を除去した後、熱酸化によりトランジ
スタ形成領域３ａ及び３ｂ上にゲート酸化膜１３
を形成し、次いでCVD工程及びフオトリソグラ
フイ工程を経てゲート電極１４ａ及び１４ｂを形
成する。
第２図ｆ参照 次いでpMOSFET形成領域３ｂ上を第３のレ
ジスト膜パターン６ｃで覆いゲート電極１４ａ及
びフイールド酸化膜９をマスクにし、ゲート酸化
膜１３を通して砒素（As+）を高濃度にイオン注
入する。（１２１ａ，１２１ｂは高濃度As+注入
領域） 第２図ｇ参照 次いでnMOSFET形成領域３ａ上を第４のレ
ジスト膜パターン６ｄで覆いゲート電極１４ｂ及
びフイールド酸化膜９をマスクにし、ゲート酸化
膜１３を通してB+を高濃度にイオン注入する。
（１２２ａ，１２２ｂは高濃度B+注入領域） そして更にゲート電極１４ｂを透過する高注入
エネルギーを与えてB+を閾値電圧を所定の値に
制御する所定濃度にイオン注入し、チヤネル形成
領域に閾値制御用B+注入領域１２３を形成する。
但し上記の場合B+注入領域１２３はｎ型濃度
をやや低下させた領域となる。
第２図ｈ参照 次いで所定のアニール処理を施し上記高濃度
As+注入領域１２１ａ，１２１ｂ、高濃度B+注
入領域１２２ａ，１２２ｂ、及び閾値制御用B+
注入領域１２３を活性化して、n+型ソース領域
２１ａ、n+型ドレイン領域２１ｂ、p+型ソース
領域２２ａ、p+型ドレイン領域２２ｂ及びn-型
チヤネル・ドーズ領域２３を形成する。
なお第３図は第２図ｈと直角方向の断面即ちチ
ヤネル幅方向の断面を示す従来構造の模式側断面
図である。各部は第２図ｈと同一符号でしめして
ある。
以上のように従来方法においては、チヤネル・
ドーズ（ｐ型ウエル５及びn-型チヤネル・ドー
ズ領域２３）のみによつて閾値電圧の制御がなさ
れていた。
〔発明が解決しようとする問題点〕
しかし上記従来の方法だと該第３図に示すよう
に、チヤネル・ストツパ７及び８の横方向への拡
がりのために、実質上のチヤネル幅cho及びChp
が所期の値chDより狭くなる。
そして前述したように集積度の向上、消費電力
の低減等のために、IC中に通常のチヤネル幅の
MOSFETと併設されるチヤネル幅が1.5μｍ以下
程度の狭チヤネルMOSFETにおいては、通常
0.8μｍ程度の深さに形成されるチヤネル・ストツ
パの上記深さに相当する横方向の拡がりが第４図
に同符号を用いて示す模式側断面図のように、チ
ヤネル領域chNを覆い、該チヤネル領域chNの不純
物濃度が所期の値より高くなつて閾値電圧が大幅
に上昇し、同一LSI基板上に配設される通常の広
いチヤネル幅を有するMOSFETと上記狭チヤネ
ルMOSFETとの閾値電圧が大きく異なつてくる
ため、該LSIの回路設計が困難になり、且つ製造
歩留りも低下するという問題があつた。
〔問題点を解決するための手段〕
第１図ａ乃至ｇは本発明の一実施例を示す工程
断面図である。
上記問題点は同図に示すように、閾値電圧制御
用に注入される第１の不純物５と、チヤネル・ス
トツパ形成の際に横方向に拡散してくる第２の不
純物７と、該第２の不純物７を補償する該第２の
不純物と反対導電型の第３の不純物１２とによつ
て閾値電圧を制御する工程を含む本発明による
MIS型電界効果トランジスタ製造方法によつて解
決される。
〔作用〕
チヤネル・ストツパを形成する際の不純物のチ
ヤネル領域への横方向拡散によつて閾値電圧が顕
著に上昇するような狭チヤネル幅のMISFETを
形成する際、閾値電圧調整用にドーズされる第１
の不純物と、チヤネル・ストツパ形成の際横方向
拡散してくる第２の不純物と、該第２の不純物を
補償するために導入される該第２の不純物と反対
導電型の第３の不純物の総和によつて閾値電圧を
所定の値に制御するものであり、これによつて該
狭チヤネルMISFETと広いチヤネル幅を有する
広チヤネルMISFETとの閾値電圧の差を減少せ
しめ、これらMISFETが併設されるLSI等の回路
設計を容易にし、且つ製造歩留りを向上させる。
〔実施例〕
以下本発明をp-型ウエル上にｎ型狭チヤネル
MOSFETを有するCMOSICを形成する際の実施
例について、第１図ａ乃至ｇに示すチヤネル幅方
向の工程断面図を参照して具体的に説明する。
第１図ａ参照 本発明の方法によりp-型ウエル上にチヤネル
幅1.5μｍ程度のｎ型狭チヤネルMOSFETを有す
るCMOSICを形成するに際しては、前述した従
来方法と同様な方法により、比抵抗例えば１Ωcm
程度のn-型シリコン基板１上に500〜1000Å程度
の薄いSiO2膜２を形成し、該SiO2膜２上に10μｍ
程度の通常のチヤネル幅を有するｎ型広チヤネル
MOSFET形成領域３ａとｐ型広チヤネル
MOSFET形成領域３ｂ及び1.5μｍ程度の狭いチ
ヤネル幅を有するｎ型狭チヤネルMOSFET形成
領域３ｃを個々に覆うSi3N4膜パターン４ａ，４
ｂ及び４ｃを形成する。
そして鎖線で示すレジスト・マスクによつてウ
エルを形成しない領域上を覆い、チヤネル・ドー
ズとして１×1013cm-2程度の硼素（B+）を前記マ
スクの開孔を介し、且つSi3N4膜パターン４ａ，
４ｃ及びSiO2膜２を通して選択的にイオン注入
した後、該レジスト・マスクを除去し、所定のア
ニール処理を施して、所定の閾値電圧例えば0.6
〜1.0Vが得られる深さ3μｍ程度のp-型ウエル５
を形成する。
第１図ｂ参照 次いでn-型基板１領域上を第１のレジスト膜
パターン６ａで覆い、該レジスト膜パターン６ａ
とSi3N4膜パターン４ａ及び４ｃをマスクにし、
SiO2膜２を通してp-型ウエル５面に硼素（B+）
を例えば５×1013cm-2程度のドーズ量でイオン注
入する。（１０７はB+注入領域） 第１図ｃ参照 次いでp-型ウエル５上を選択的に覆う第２の
レジスト膜パターン６ｂを形成し、該レジスト膜
パターン６ｂとSi3N4膜パターン４ｂをマスクに
し、SiO2膜２を通してｎ型基板１面に例えば３
×1012cm-2程度の燐（P+）をイオン注入する。
（１０８はp+注入領域） 第１図ｄ参照 次いで上記レジスト膜パターン６ｂを除去した
後、Si3N4膜パターン４ａ，４ｂ及び４ｃをマス
クにして選択酸化を行つて素子間を分離するフイ
ールド酸化膜９を形成する。
なおこの際、B+注入領域１０７及びP+注入領
域１０８は活性化再分布してフイールド酸化膜９
の下部に、端部が深さにほぼ等しい幅でFET形
成領域３ａ，３ｂ，３ｃ内にそれぞれ拡がつた深
さ0.8μｍ程度のｐ型チヤネル・ストツパ７及びｎ
型チヤネル・ストツパ８が形成される。
ここでｎ型狭チヤネルMOSFETのチヤネル領
域chNは上記ｐ型チヤネル・ストツパの深さに相
当する横方向の拡がりによつて完全に覆われ、チ
ヤネル・ストツパとほぼ同程度のｐ型不純物濃度
となる。従つてこの侭だと該狭チヤネル
MOSFETの閾値電圧は、広チヤネルMOSFET
に対して大幅に上昇する結果になる。
第１図ｅ参照 そこで本発明の方法においては、特に狭チヤネ
ルMOSFETに対して上記チヤネル・ストツパ用
不純物の横方向拡散によるチヤネル領域の不純物
濃度の上昇、即ちここではｐ型不純物濃度の上昇
を補償するために、該狭チヤネルMOSFETのチ
ヤネル領域に選択的にｎ型不純物の導入を行う。
即ち上記基板上にｎ型狭チヤネルMOSFET形
成領域３ｃ上に開孔１０を有する補償注入用レジ
スト・マスク１１を形成し、上記開孔１０を介し
て該狭チヤネルMOSFET形成領域３ｃに選択的
に燐（P+）を1011〜1012cm-2程度のドーズ量でイ
オン注入する。１２は補償用P+注入領域を示す。
第１図ｆ参照 以後、従来同様の方法によつて製造工程が進め
られる。
即ちSi3N4膜パターン４ａ，４ｂ，４ｃ及び薄
いSiO2膜２を除去し、熱酸化によりゲート酸化
膜１３を形成し、CVD及びフオトリソグラフイ
工程を経てゲート電極１４ａ，１４ｂ，１４ｃを
形成する。
第１図ｇ参照 そしてゲート電極１４ａ，１４ｃ及び図示しな
いｐ型MOSFET形成領域を覆うレジスト・パタ
ーンをマスクにし、ｎ型広チヤネルMOSFET形
成領域３ａ及びｎ型狭チヤネルMOSFET形成領
域３ｃに選択的に砒素（As+）を高濃度にイオン
注入し、次いでゲート電極１４ｂ及び図示しない
ｎ型MOSFET形成領域を覆うレジスト・パター
ンをマスクにしｐ型広チヤネルMOSFET形成領
域３ｂに選択的に硼素（B+）を高濃度にイオン
注入し、次いで所定のアニール処理を施して上記
注入As+及びB+を活性化し、ｎ型広チヤネル
MOSFET形成領域３ａ及びｎ型狭チヤネル
MOSFET形成領域３ｃに異なる断面のため図示
されないn+型ソース・ドレイン領域を、またｐ
型広チヤネルMOSFET形成領域３ｂに上記同様
図示されないp+型ソース・ドレイン領域を形成
する。
そしてこの際前記ｎ型狭チヤネルMOSFET形
成領域３ｃの補償用P+注入領域１２は活性化し、
該ｎ型狭チヤネルMOSFET形成領域３ｃ内にｐ
型チヤネル・ストツパ７から横方向に拡散された
ｐ型不純物即ち硼素の補償がなされ0.6〜1.0V程
度の所定閾値電圧が得られるチヤネル領域１５が
形成される。
このように本発明の方法によれば、1.5μｍ以下
程度の狭いチヤネル幅を有する狭チヤネル
MOSFET（Tc）の閾値電圧も、チヤネル・スト
ツパから横方向拡散してくる不純物を補償して通
常の広いチヤネル幅を有する広チヤネル
MOSFET（Ta）の閾値電圧とほぼ等しく形成す
ることができる。
上記実施例においては本発明の方法を、ウエル
内に形成されるMOSFETについて述べたが、本
発明の方法は基板上に直にMOSFETが形成され
る場合にも勿論適用される。
そしてその場合は、ゲート電極の形成が終わつ
て該ゲート電極上から該ゲート電極を透過して通
常のチヤネル・ドーズを行う際、チヤネル・スト
ツパから横方向拡散して来ている不純物を補償す
る濃度の、チヤネル・ストツパ用不純物と反対導
電型の不純物を共に注入すればよい。
なお本発明は、上記実施例と逆導電型において
も勿論適用され、また狭チヤネル以外の
MOSFETにも適用される。
〔発明の効果〕
以上説明のように本発明によれば、同一半導体
基板上に通常の広いチヤネル幅を有する広チヤネ
ルMOSFETと極度に狭いチヤネル幅を有する狭
チヤネルMOSFETとがほぼ等しい閾値電圧で形
成できる。
従つて、広チヤネルMOSFETと狭チヤネル
MOSFETとが併設されるLSI等の回路計設が容
易になり、且つ製造歩留りが向上する。
【図面の簡単な説明】
第１図ａ乃至ｇはCMOSICにおける本発明の
実施例を示すチヤネル幅方向の工程断面図、第２
図ａ乃至ｈは従来方法のゲート長方向の工程断面
図、第３図は従来構造のCMOSICにおけるチヤ
ネル幅方向の側断面図、第４図は従来方法による
狭チヤネルMOSFETのチヤネル幅方向の模式側
断面図である。 図において、１はn-型シリコン基板、２は二
酸化シリコン膜、３ａ，３ｂ，３ｃはMOSFET
形成領域、４ａ，４ｂ，４ｃは窒化シリコン膜パ
ターン、５はp-型ウエル、６ａ，６ｂはレジス
ト膜パターン、７はｐ型チヤネル・ストツパ、８
はｎ型チヤネル・ストツパ、９はフイールド酸化
膜、１０は開孔、１１は補償注入用レジスト・マ
スク、１２は補償用P+注入領域、１３はゲート
酸化膜、１４ａ，１４ｂ，１４ｃはゲート電極、
１５は補償されたチヤネル領域、２１ａはn+型
ソース領域、２１ｂはn+型ドレイン領域、２２
ａはp+型ソース領域、２２ｂはp+型ドレイン領
域、２３はn-型チヤネル・ドーズ領域、１０７
は硼素注入領域、１０８は燐注入領域、１２１
ａ，１２１ｂは高濃度砒素注入領域、１２２ａ，
１２２ｂは高濃度硼素注入領域、１２３は閾値制
御用硼素注入領域、chNは狭チヤネルMOSFET
のチヤネル領域を示す。

Claims (1)

  1. 【特許請求の範囲】 １ 互いに同導電型のトランジスタであり、第１
    のチヤネル幅を有する第１トランジスタと、第２
    のチヤネル幅を有する第２トランジスタとをとも
    に半導体基板表面に形成する半導体装置の製造方
    法であつて、 (a)該半導体基板表面に、第１のチヤネル幅を画
    定する第１耐酸化性マスクと、第２のチヤネル幅
    を画定する第２耐酸化性マスクとをパターニング
    形成する工程と、 次いで、(b)該第１耐酸化性マスクおよび該第２
    耐酸化性マスクを用いて、該半導体基板内に一導
    電型不純物を注入する工程と、 次いで、(c)該第１耐酸化性マスクおよび該第２
    耐酸化性マスクを残したままで、該半導体基板を
    加熱して、該半導体基板の該一導電型不純物が注
    入された領域を選択的に酸化してフイールド酸化
    膜を形成し、同時に該一導電型不純物を拡散さ
    せ、該フイールド酸化膜に沿つてかつ前記第１耐
    酸化性マスクが形成されていた領域下で接続しな
    いように、かつ前記第２耐酸化性マスクが形成さ
    れていた領域下で接続するように、一導電型不純
    物領域を形成する工程と、 次いで、(d)前記した第１耐酸化性マスクが形成
    されていた領域を覆うように、かつ前記した第２
    耐酸化性マスクが形成されていた領域に開口を設
    けるように、マスクを形成する工程と、 次いで、(e)前記第１トランジスタと前記第２ト
    ランジスタとが互いに略等しいしきい値電圧を有
    するように、該マスクを用いて、前記半導体基板
    の前記した第２耐酸化性マスクが形成されていた
    領域に、反対導電型不純物イオンを選択的に注入
    する工程と、 次いで、(f)該第１耐酸化性マスクを剥離して、
    該半導体基板の該第１耐酸化性マスクが形成され
    ていた領域に、ゲート酸化膜を介して第１ゲート
    電極を形成し、該第２耐酸化性マスクを剥離し
    て、該半導体基板の該第２耐酸化性マスクが形成
    されていた領域に、ゲート酸化膜を介して第２ゲ
    ート電極を形成する工程と を有する半導体装置の製造方法。
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