JPH0346190A

JPH0346190A - セルフリフレッシュ制御回路

Info

Publication number: JPH0346190A
Application number: JP1182980A
Authority: JP
Inventors: Satoshi Tamaoki; 智玉置
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-07-14
Filing date: 1989-07-14
Publication date: 1991-02-27
Anticipated expiration: 2015-07-10
Also published as: JP3061814B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明はクロック信号を入力することによりＣＢＲリフ
レッシ′ユを自動的に行う疑似スタティックＲＡＭのよ
うな半導体メモリ装置のセルフリフレッシュ制御回路に
関する。

［従来の技術］従来のこの種のセルフリフレッシュ制御回路においては
、第３図に示すように、クロック信号入力端１からクロ
ック信号を入力して、例えば５段のデータ型フリップフ
ロップＣＤ−ＦＦ）４ａ。

４ｂ＊　４ｃｓ　４ｄ＊　４ｅから構成される分周回路
４により一定の分周率に分周する。そして、分周回路４
から出力される分周信号はデコーダ３に入力され、デコ
ーダ３はこの分周信号を入力して、ＣＢＲリフレッシュ
イネーブル信号を発生する。

この信号はＣＢＲイネーブル信号出力端２から出力され
る。このようにして、セルフリフレッシュ制御回路は入
力されたクロック信号を一定の値に分周してＣＢＲイネ
ーブル信号を発生している。

［発明が解決しようとする課題］しかしながら、上述した従来のセルフリフレッシュ制御
回路は入力されたクロック信号に対して、一定の分周率
でＣＢＲリフレッシュイネーブル信号を出力している。

そして、このクロック信号を分周して出力されるＣＢＲ
リフレッシ−イネーブル信号のタイミングはメモリセル
のリフレッシュ動作がない場合の記憶保持時間によって
決められている。

ところで、−股肉にこの記憶保持時間は高温で短く、低
温で長いという特性を有しており、従来のセルフリフレ
ッシュ制御回路は、メモリ装置の高温での使用を前提と
して、短い周期でＣＢ　ＲＩＪフレッシュイネーブル信
号を出力するように固定されている。

このため、実際の使用温度範囲がメモリの前述の設定さ
れた使用温度範囲よりも低い場合でも、リフレッシュ頻
度が高く、消費電力が大きくなるという欠点があった。

本発明はかかる問題点に鑑みてなされたものであって、
メモリ装置の低消費電力化が可能のセルフリフレッシュ
制御回路を提供することを目的とする。

［課題を解決するための手段］本発明に係るセルフリフレッシュ制御回路は、クロック
信号を分周して所定の分周信号を発生する分周カウンタ
と、前記分周信号を入力して、ＣＢＲリフレッシュをイ
ネーブルにするイネーブル信号を発生するデコーダと、
前記分周信号を発生する前記クロック信号の分周率を選
択する選択回路と、この選択回路に選択態様を設定する
設定回路と、を有することを特徴とする。

［作用］本発明においては、設定回路を介して選択回路に分周率
の選択態様を設定し、選択回路によりクロック信号の分
周率を選択する。これにより、メモリ装置の使用温度に
応じて適切なセルフリフレッシュ間隔を設定することが
できるので、メモリ装置を低消費電力化することができ
る。

［実施例コ次に、本発明の実施例について添付の図面を参照して説
明する。

第１図は本発明の第１の実施例に係るセルフリフレッシ
ュ制御回路を示す回路図である。なお、第１図において
、第３図と同一物には同一符号を付してその部分の詳細
な説明は省略する。

クロック信号入力端１と分周回路４との間には分周率選
択回路５が接続されており、分周率選択回路５にはその
選択条件を設定するための設定回路ｅが接続されている
。

この設定回路６においては、フユーズ７ａの一端がグラ
ンドに接続され、その他端は抵抗８ａの一端とインバー
タ９ａの入力端に接続されていると共に、ナントゲート
１０　ａ、　　１０　ｂの入力端の一方と分周率選択用
フリップフロップｌｌａのリセット信号入力端に接続さ
れている。また、抵抗８ａの他端は電源に接続されてい
る。同様に、−方をグランドに接続されているフユーズ
７ｂの他端は抵抗８ｂの一端と、インバータ９ｂの入力
端と、ナントゲート１０ａの他方の入力端と、分周率選
択用フリップフロップｌｌｂのリセット端子とに接続さ
れている。

一方、選択回路５においては、インバータ９ａの出力端
はナンドゲー）１０ｃの一方の入力端に接続され、イン
バータ９ｂの出力端はナンドゲー）１０ｂ、１０ｃの他
方の入力端に接続されている。

ナントゲート１０　ａ　、１０　ｂ　ｓ　　１０　ｃの
出力端は夫々分周選択信号線１３　ａｍ　　１３　ｂｓ
　　１３　ｃに接続され、この分周選択信号線１３　ａ
ｔ　　１３　ｂｙ１３ｃを介して、夫々オアゲート１２
　ａ、　　１２　ｂ＋１２ｃの入力端に接続されている
。また、クロック信号入力端子１はクロック信号入力信
号線１４を介してオアゲー）１２ａ、１２ｂ、１２ｃの
他方の入力端に接続されている。

また、オアゲート１２ａの出力端は分周率選択用Ｄ−Ｆ
Ｆ１１ｂのクロック信号入力端に接続されている。更に
、オアゲート１２ｂの出力端はナトケート１６ａの一方
の入力端に接続され、オアゲート１２ｃの出力端はナン
ドゲー）１５ｂの一方の入力端に接続されている。

分周率選択用Ｄ−ＦＦ１１ｂのデータ入力端は電源と接
続され、反転出力端は、ナントゲート１５ａの他方の入
力端に接続されている。ナンドゲ７）１５ａの出力端は
分周率選択用Ｄ−ＦＦ　１１ａのクロック入力端子に接
続されており、この分周率選択用Ｄ−ＦＦ１１ａのデー
タ入力端は電源に接続され、反転データ出力端はナント
ゲート１５ｂの他方の入力端に接続されている。ナンド
ゲ−）１５ｂの出力端はＤ−ＦＦ４ａのクロック信号入
力端に接続されている。

Ｄ−ＦＦ４ａのデータ出力端は、分周信号線群１６の一
部を介してデーコーダ３の入力端子群に接続されている
と共に、Ｄ−ＦＦ４ｂのクロック信号入力端にも接続さ
れている。また、Ｄ−ＦＦ４ａの反転データ出力端はＤ
−ＦＦ４ａのデータ入力端と、分周信号線群１６の一部
を介してデコーダ３の入力端子群とに接続されている。

同様に、Ｄ−ＦＦ４ｂのデータ信号出力端はＤ−ＦＦ４
ｃのクロック信号入力端とデコーダ３の入力端に接続さ
れており、また、Ｄ−ＦＦ４ｃのデータ出力端はＤ−Ｆ
Ｆ４ｄのクロック信号入力端とデコーダ３の入力端に接
続され、反転データ出力端はＤ−ＦＦ４ｃのデータ入力
端とデコーダ３の入力端に接続されている。Ｄ−ＦＦ４
ｄのデータ出力端はＤ−ＦＦ４ｅのクロック信号入力端
とデコーダ３の入力端に接続され、反転データ出力端は
Ｄ−ＦＦ４ｄのデータ入力端に接続されている。また、
Ｄ−ＦＦ４ｅのデータ出力端はデコーダ３の入力端に接
続され、反転データ出力端はＤ−ＦＦ４ｅのデータ入力
端とデコーダ３の入力端に接続されている。

また、デコーダ３の出力端はＣＢＲリフレッシュイネー
ブル信号線１７に接続され、出力信号はこのＣＢＲリフ
レッシュイネーブル信号１７を介してＣＢＲイネーブル
信号出力端２に出力される。

次に、上述の如く構成されたセルフリフレッシュ回路の
動作について説明する。下記第１表はフユーズ７ａ、７
ｂの切断態様を示しており、この第１表に示すようにフ
ユーズ７ａ、７ｂを種々組み合わて切断することによっ
て、ナントゲート１０　ａｌ　　１０　ｂｅ　　１０　
ｃの内の一本から信号ローが出力され、オアゲー’　１
２　ａｌ　　ｌ　２　ｂ＋　　１２　ｃに入力される。

オアゲート１２　ａｌ　　ｌ　２　ｂ＋　　１２　ｃの
内口−の選択信号を受けたオアゲートのみがクロック入
力信号をＤ−ＦＦ１１ａ、ｌｌｂのいずれかに伝える。

第１表先ず、フユーズ７　ａ　＊　７　ｂの双方を切断すると
、ナンドゲー）　１０ａから分周選択信号線１３ａに出
力された信号がローとなり、分周半選択用Ｄ−ＦＦ１１
ｂのクロック入力端子にクロック信号入力端子１から入
力された入力信号が直接入力される。このとき、フユー
ズ７　ａ　＊　７　ｂは双方とも切断されているため、
分周半選択用Ｄ−ＦＦ１１ａ。

ｆｌｂのリセット信号端子はハイに維持され、Ｄ−ＦＦ
４ａに入力されるクロック信号はクロック入力信４号端
子１から入力された入力信号を４分の１に分周して入力
され、デコーダ３から出力されるＣＢＲリフレッシュイ
ネーブル信号の出力周期は４倍になる。

次に、フユーズ７ａのみ切断すると、ナンドゲ−）１０
ｂから分周選択信号線１３ｂに出力される信号がローと
かり、クロック信号入力端子１から入力される入力信号
はオアゲート１２ｂを介してナントゲート１５ａに伝え
られる。このとき、分周半選択用Ｄ−ＦＦ１１ｂのリセ
ット端子は、ローに維持され、分周半選択用Ｄ−ＦＦ１
１ａのリセット端子はハイに維持される。このため、ナ
ントゲート１５ａの他方の入力端はハイに固定され、ク
ロック信号入力端子１から入力された信号の反転信号が
Ｄ−ＦＦ１１ａのクロック入力端子に入力され、Ｄ　　
Ｆ　Ｆ　４　ａに入力される信号はクロック信号入力端
１に入力された信号の１／２に分周され、出力端子２に
出力されるＣＢＲリフレッシュイネーブル信号の周期は
２倍になる。

同様に、フユーズ７　ａ　ｓ　７　ｂをいずれも切断し
ない場合は、分周半選択用Ｄ−ＦＦ１１ａ、１１ｂは双
方共゛にリセットされ、クロック信号入力端子１から入
力される信号は分周されずにＤ−ＦＦ４ａに入力される
。

このように本実施例においては、フユーズ７ａ。

７ｂの切断の態様により、分周回路４に入力するクロッ
ク信号の分周率を種々設定することができる。これによ
り、メモリ装置の使用温度に応じて適切なリフレッシュ
間隔を設定することができる。

従って、メモリ装置の消費電力を低減することができる
。

第２図は本発明の第２の実施例に係るリフレッシュ制御
回路を示す回路図である。本実施例では、フユーズを使
用せず、外部入力端子を使用して分周率選択回路５に設
定信号を出力する。

即ち、チップイネーブル信号入力端２１はナンドゲー）
２４ａ、２４ｂの一方の入力端に接続されており、アウ
トプットイネーブル信号入力端２２及びライトイネーブ
ル信号入力端２３は夫々ナントゲート２４ａ、２４ｂの
他方の入力端に接続されている。ナントゲート２４ａの
出力端はナンドゲー）１０ａの一方の入力端に接続され
ると共に、インバータ２５ａを介してナントゲート１０
ｂ、１０ｃの一方の入力端及び分周率選択用り−ＦＦ１
１ｂのリセット信号入力端に接続されている。ナントゲ
ート２４ｂの出力端はナントゲート１０ａ、１０ｂの他
方の入力端に接続されると共に、インバータ２５ｂを介
してナントゲート１０Ｃの他方の入力端及び分周率選択
用Ｄ−ＦＦ　１１ａのリセット信号入力端に接続されて
いる。

下記第２表は本実施例における分周率の選択態様を示す
。

第２表チップイネーブル信号ＧＥ、　アウトプットイネーブル
信号ＯＥ及びライトイネーブル信号ＷＥを第２表に示す
ハイ（Ｈ）及びロー（Ｌ）の組み合わせで入力すること
により、第１の実施例と同様にして、選択回路５から入
力クロック信号を４分の１に分周した信号、２分の１に
分周した信号又はそのままの信号を出力させることがで
きる。従って、本実施例も第１の実施と同様の効果を奏
する。

更に、本実施例では外部信号によって、自由に分周率を
設定できるため、メモリ装置の使用条件の変化に常に対
応できるという利点を有する。

［発明の効果］以上説明したように、本発明は分周信号を発生するクロ
ック信号の分周率を任意に選択できる選択回路を有し、
設定回路により前記選択回路に選択態様を指示するよう
に構成したから、使用温度に応じた適切なセルフリフレ
ッシュ間隔を設定することができ、メモリ装置の低消費
電力化を計ることができるという効果を奏する。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係るセルフリフレッシ
ュ制御回路を示す回路図、第２図は本発明の第２の実施
例に係るセルフリフレッシュ制御回路を示す回路図、第
３図は従来のセルフリフレッシュ制御回路を示す回路図
である。１；クロック信号入力端、２；ＣＢＲイネーブル信号出
力端、４；分周回路、４ａ〜４　ｅ　；　Ｄ　−ＦＦ１
５；分周率選択回路、６；設定回路、７ａ。７ｂ；フユーズ、９ａ、９ｂ；インバータ、１０ａ　〜
１０ｃｓ　　１５ａ、１５ｂ：ナンドゲート、１１ａｔ
ｌｌｂ；分周率選択用Ｄ＝Ｆ　Ｆｓ　１２　ａ〜１２ｃ
；オアゲート、２０；設定回路、２１；チップイネーブ
ル信号入力端、２２；アウトプットイネーブル信号入力
端、２３；ライトイネーブル信号入力端、２４ａｓ　２
４ｂ；ナントゲート、２６　ａ、２５　ｂ　；インバー
タ

Claims

【特許請求の範囲】

（１）クロック信号を分周して所定の分周信号を発生す
る分周カウンタと、前記分周信号を入力して、ＣＢＲリ
フレッシュをイネーブルにするイネーブル信号を発生す
るデコーダと、前記分周信号を発生する前記クロック信
号の分周率を選択する選択回路と、この選択回路に選択
態様を設定する設定回路と、を有することを特徴とする
セルフリフレッシュ制御回路。