JPH0363831A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH0363831A JPH0363831A JP1201666A JP20166689A JPH0363831A JP H0363831 A JPH0363831 A JP H0363831A JP 1201666 A JP1201666 A JP 1201666A JP 20166689 A JP20166689 A JP 20166689A JP H0363831 A JPH0363831 A JP H0363831A
- Authority
- JP
- Japan
- Prior art keywords
- simulation
- user cell
- signal
- system clock
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004088 simulation Methods 0.000 abstract description 30
- 238000012360 testing method Methods 0.000 abstract description 7
- 230000010355 oscillation Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 7
- 238000013461 design Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Landscapes
- Microcomputers (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＣＰＵコア方式スタンダードセルカスタムＬ
ＳＩとなるマイクロコンピュータに関する。
ＳＩとなるマイクロコンピュータに関する。
スタンダードセル方式カスタムＬＳＩの中でも特に、Ｃ
ＰＵコア方式と呼ばれるカスタムＬＳＩは、ＣＰＵ、Ｒ
ＯＭ、ＲＡＭ、Ｉ１０ボート、シリアルＩ１０．タイマ
等のＬＳＩ製造メーカが用意した大規模セルを組合わせ
ることにより、また、ＬＳＩ製造メーカが用意した基本
ゲートセルを組合わせてユーザ独自の回路（以下ユーザ
セルという）を設計し、ユーザセルとメーカが用意した
大規模セルとを組合せることにより、ユーザは独自の目
的にあったマイクロコンピュータを自由に構成できる。
ＰＵコア方式と呼ばれるカスタムＬＳＩは、ＣＰＵ、Ｒ
ＯＭ、ＲＡＭ、Ｉ１０ボート、シリアルＩ１０．タイマ
等のＬＳＩ製造メーカが用意した大規模セルを組合わせ
ることにより、また、ＬＳＩ製造メーカが用意した基本
ゲートセルを組合わせてユーザ独自の回路（以下ユーザ
セルという）を設計し、ユーザセルとメーカが用意した
大規模セルとを組合せることにより、ユーザは独自の目
的にあったマイクロコンピュータを自由に構成できる。
このようなマイクロコンピュータを以下、カスタムマイ
コンという。
コンという。
ユーザセルと大規模セルにより構成されたカスタムマイ
コンのブロック図を第３図に示す、このカスタムマイコ
ンにおいて、ＣＰＵ１．タイマ２、Ｉ１０ボート３２発
振器を内蔵したシステムクロック生成部５を含み、これ
らはいずれもメーカにより予め用意された大規模セルで
あり、４は基本ゲートセルを組合わせてつくられたユー
ザセルである。システムクロック生成部５は、端子８．
９に接続された発振子による発振クロックを分周して、
システムクロックφ１、φ２をＣＰＵ１、タイマ２、Ｉ
１０ボート３、ユーザセル４に供給している。さらに、
ＣＰｔＪ １、タイマ２、Ｉ１０ポート３、ユーザセル
４はアドレスバス６、データバス７、リード信号１０、
ライト信号１１及び、図示されないがリセット信号によ
り接続されている。
コンのブロック図を第３図に示す、このカスタムマイコ
ンにおいて、ＣＰＵ１．タイマ２、Ｉ１０ボート３２発
振器を内蔵したシステムクロック生成部５を含み、これ
らはいずれもメーカにより予め用意された大規模セルで
あり、４は基本ゲートセルを組合わせてつくられたユー
ザセルである。システムクロック生成部５は、端子８．
９に接続された発振子による発振クロックを分周して、
システムクロックφ１、φ２をＣＰＵ１、タイマ２、Ｉ
１０ボート３、ユーザセル４に供給している。さらに、
ＣＰｔＪ １、タイマ２、Ｉ１０ポート３、ユーザセル
４はアドレスバス６、データバス７、リード信号１０、
ライト信号１１及び、図示されないがリセット信号によ
り接続されている。
このようなカスタムマイコンをユーザが設計した場合、
ユーザセルのシミュレーションはユーザにより行われる
。特に設計の初期の段階では、シミュレーション期間の
短縮のためユーザセル単体でのシミュレーションを行い
、ある程度シミュレーションが進みユーザセル中の回路
修正等が収束した時点でチップ全体でのシミュレーショ
ンに移行する。ユーザセル単体でのシミュレーションを
行う場合、ＣＰＵとユーザセルのインターフェイスを行
う端子におけるシミュレーションバタンを定義する必要
がある。すなわち、アドレスバス６、データバス７、リ
ード信号１０、ライト信号１１、リセット信号及びシス
テムクロックφ１、φ２に於けるテズトパタンを定義し
ていた。
ユーザセルのシミュレーションはユーザにより行われる
。特に設計の初期の段階では、シミュレーション期間の
短縮のためユーザセル単体でのシミュレーションを行い
、ある程度シミュレーションが進みユーザセル中の回路
修正等が収束した時点でチップ全体でのシミュレーショ
ンに移行する。ユーザセル単体でのシミュレーションを
行う場合、ＣＰＵとユーザセルのインターフェイスを行
う端子におけるシミュレーションバタンを定義する必要
がある。すなわち、アドレスバス６、データバス７、リ
ード信号１０、ライト信号１１、リセット信号及びシス
テムクロックφ１、φ２に於けるテズトパタンを定義し
ていた。
第４図はこのユーザセル単体でのシミュレーションに於
ける動作波形図で、リード時のアドレスバス、データバ
ス、リード信号及びシステムクロックφ１、φ２のパタ
ンのタイムチャートを示す、ユーザセル単体でシミュレ
ーションを行う場合、システムクロックも入力バタンと
して定義するために、第４図に示すようなφ１、φ２の
パタンを定義していた。
ける動作波形図で、リード時のアドレスバス、データバ
ス、リード信号及びシステムクロックφ１、φ２のパタ
ンのタイムチャートを示す、ユーザセル単体でシミュレ
ーションを行う場合、システムクロックも入力バタンと
して定義するために、第４図に示すようなφ１、φ２の
パタンを定義していた。
帰還抵抗と反転増幅器により構成された発振回路に外部
より振動子を接続して構成される発振器の発振クロック
は、クロックのハイレベル幅及びロウレベル幅が保証さ
れないので、通常は発振クロックを分周したクロックが
システムクロックとして用いられる。
より振動子を接続して構成される発振器の発振クロック
は、クロックのハイレベル幅及びロウレベル幅が保証さ
れないので、通常は発振クロックを分周したクロックが
システムクロックとして用いられる。
第３図のシステムクロック生成部５の内部回路の１例を
第５図に、第５図の回路から生成されるシステムクロッ
クφ１、φ２のタイムチャートを第６図に示す。
第５図に、第５図の回路から生成されるシステムクロッ
クφ１、φ２のタイムチャートを第６図に示す。
第５図に於ては、外部端子８．９に接続された発振子に
よる発振クロックは２分周されてシステムクロックφ１
、φ２となる。第６図に於けるφ１、φ２ともに１でな
い時間１．は、インバータ２３．２５〜２８．３０〜３
３．３５．３６及び、ＮＡＮＤゲート２４．２９等の遅
延時間により生成されたものであり、システムクロック
が重なったときにおこるフリップフロップ等に於けるデ
ータのつりぬけ等を防いでいる。
よる発振クロックは２分周されてシステムクロックφ１
、φ２となる。第６図に於けるφ１、φ２ともに１でな
い時間１．は、インバータ２３．２５〜２８．３０〜３
３．３５．３６及び、ＮＡＮＤゲート２４．２９等の遅
延時間により生成されたものであり、システムクロック
が重なったときにおこるフリップフロップ等に於けるデ
ータのつりぬけ等を防いでいる。
チップ全体でのシミュレーションの場合、システムクロ
ックφ１、φ２はシステムクロック生成部５からユーザ
セルに対して供給されるため、シミュレーションバタン
はアドレスバス、データバス、リード信号、ライト信号
、リセット信号について定義すればよく、システムクロ
ックについては定義する必要が無い、チップ全体でのシ
ミュレーションに於けるリード時のアドレスバス、デー
タバス、リード信号とシステムクロックの関係を第７図
に示す。
ックφ１、φ２はシステムクロック生成部５からユーザ
セルに対して供給されるため、シミュレーションバタン
はアドレスバス、データバス、リード信号、ライト信号
、リセット信号について定義すればよく、システムクロ
ックについては定義する必要が無い、チップ全体でのシ
ミュレーションに於けるリード時のアドレスバス、デー
タバス、リード信号とシステムクロックの関係を第７図
に示す。
チップ全体でのシミュレーションに於いてシステムクロ
ックは、゛システムクロック生成部で生成されたクロッ
クを使用するため、ユーザセル単体でのシミュレーショ
ンと比べてパタンとクロックの関係が異なり、ユーザセ
ル単体で作成したシミュレーションパタンがチップ全体
でのシミュレーションにはそのままでは使用できないと
いう欠点があった。
ックは、゛システムクロック生成部で生成されたクロッ
クを使用するため、ユーザセル単体でのシミュレーショ
ンと比べてパタンとクロックの関係が異なり、ユーザセ
ル単体で作成したシミュレーションパタンがチップ全体
でのシミュレーションにはそのままでは使用できないと
いう欠点があった。
本発明の目的は、分周回路の出力信号をクロックとして
ユーザセルに供給するか、外部端子から入力された信号
をクロックとしてユーザセルに供給するか選択する手段
を設けることにより、ユーザセル単体でのシミュレーシ
ョン時に作成したシミュレーションバタンをチップ全体
でのシミュレーション時にそのまま使用出来るようにし
たマイクロコンピュータを提供することにある。
ユーザセルに供給するか、外部端子から入力された信号
をクロックとしてユーザセルに供給するか選択する手段
を設けることにより、ユーザセル単体でのシミュレーシ
ョン時に作成したシミュレーションバタンをチップ全体
でのシミュレーション時にそのまま使用出来るようにし
たマイクロコンピュータを提供することにある。
本発明の構成は、定義されたシステムクロックに基づき
動作を行う複数個のセルを組合せて構成されたマイクロ
コンピュータに於いて、クロック信号を分周する分周回
路と、この分周回路の出力信号または外部端子から入力
されたクロック信号を前記システムクロックとして前記
複数個のセルのうち特定のセルに対する供給を選択する
切換手段とを備えたことを特徴とする。
動作を行う複数個のセルを組合せて構成されたマイクロ
コンピュータに於いて、クロック信号を分周する分周回
路と、この分周回路の出力信号または外部端子から入力
されたクロック信号を前記システムクロックとして前記
複数個のセルのうち特定のセルに対する供給を選択する
切換手段とを備えたことを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のカスタムマイコンのシステ
ムクロック生成部のブロック図である。
ムクロック生成部のブロック図である。
図に於いて、３４は分周回路、２０は帰還抵抗と反転増
幅器より構成される発振回路であり、端子８．９に接続
される水晶振動子などによって発振クロックが分周回路
３４に入力される。４２〜４５は切換回路であり、その
コントロール信号が“１”のとき導通状態、“Ｏ”のと
き、遮断状態となる。
幅器より構成される発振回路であり、端子８．９に接続
される水晶振動子などによって発振クロックが分周回路
３４に入力される。４２〜４５は切換回路であり、その
コントロール信号が“１”のとき導通状態、“Ｏ”のと
き、遮断状態となる。
ユーザセルのシミュレーション以外の時には、テストモ
ード信号は“Ｏ″であるから切換回路４３．４４は導通
状態、切換回路４２．４５は遮断状態となる。従って、
分周回路３４の出力５０．５１がシステムクロックφ１
、φ２となる。ユーザセルのシミュレーション時にはテ
ストモード信号は“１”となり、切換回路４３．４４は
導通状態、回路４２．４５は遮断状態となる。
ード信号は“Ｏ″であるから切換回路４３．４４は導通
状態、切換回路４２．４５は遮断状態となる。従って、
分周回路３４の出力５０．５１がシステムクロックφ１
、φ２となる。ユーザセルのシミュレーション時にはテ
ストモード信号は“１”となり、切換回路４３．４４は
導通状態、回路４２．４５は遮断状態となる。
従って、端子８，４１に入力される信号がそれぞれシス
テムクロックφｌ、φ２となる。
テムクロックφｌ、φ２となる。
第２図は本発明の第２の実施例を示すブロック図である
。４２〜４５．４７はその制御信号が“１”で導通状態
となる切換回路であり、切換回路４７は発振回路２０ａ
に含まれている。
。４２〜４５．４７はその制御信号が“１”で導通状態
となる切換回路であり、切換回路４７は発振回路２０ａ
に含まれている。
ユーザセルのシミュレーション以外の時には、テストモ
ード信号は“Ｏ”であるから、切換回路４３．４４．４
７は導通状態、切換回路４２゜４５は遮断状態となり、
端子９は発振回路２０ａと接続される。端子８，９に接
続される発振子の発振クロックが、分周回路３４に入力
され、出力信号５０．５１がそれぞれシステムクロック
φ１、φ２となる。
ード信号は“Ｏ”であるから、切換回路４３．４４．４
７は導通状態、切換回路４２゜４５は遮断状態となり、
端子９は発振回路２０ａと接続される。端子８，９に接
続される発振子の発振クロックが、分周回路３４に入力
され、出力信号５０．５１がそれぞれシステムクロック
φ１、φ２となる。
ユーザセルのシミュレーション時には、テストモード信
号は“１”となり、端子９は発振回路２０ａと論理的に
切離された状態となる。この時、切換回路４３．４４は
遮断状態、切換回路４２．４５は導通状態となる。従っ
て、端子９゜８に入力される信号がそれぞれシステムク
ロックφ１、φ２となる。
号は“１”となり、端子９は発振回路２０ａと論理的に
切離された状態となる。この時、切換回路４３．４４は
遮断状態、切換回路４２．４５は導通状態となる。従っ
て、端子９゜８に入力される信号がそれぞれシステムク
ロックφ１、φ２となる。
以上説明したように本発明によれは、マイクロコンピュ
ータのシステムクロックとして分周回路の出力信号をユ
ーザセルに供給するか、外部端子から入力された信号を
供給するがを選択する手段を備えているので、ユーザセ
ル単体でのシミュレーションバタンをそのままチップ全
体でのシミュレーションに於けるバタンとして使用でき
、マイクロコンピュータ開発に於けるユーザの負担を低
減できるという効果がある。
ータのシステムクロックとして分周回路の出力信号をユ
ーザセルに供給するか、外部端子から入力された信号を
供給するがを選択する手段を備えているので、ユーザセ
ル単体でのシミュレーションバタンをそのままチップ全
体でのシミュレーションに於けるバタンとして使用でき
、マイクロコンピュータ開発に於けるユーザの負担を低
減できるという効果がある。
第１図は本発明の一実施例のマイクロコンピュータのシ
ステムクロック生成部のブロック図、第２図は本発明の
第２の実施例のシステムクロック生成部のブロック図、
第３図は一般のマイクロコンピュータの構成を示すブロ
ック図、第４図は従来のマイクロコンピュータのユーザ
セルの単体でのシミュレーションにおけるシミュレーシ
ョンバタンを示すタイムチャート、第５図は第３図のシ
ステムクロック生成部を示す回路図、第６図は第５図の
システムクロック生成部の動作を示すタイムチャート、
第７図は従来のユーザセルのチップ全体でのシミュレー
ションに於けるシミュレーションバタンを示すタイムチ
ャートである。 １・・・ＣＰＵ、２・・・タイマ、３・・・Ｉ１０ボー
ト、４・・・ユーザセル、５・・・システムクロック生
成部、６・・・アドレスバス、７・・・データバス、１
０・・・リード信号、１１・・・ライト信号、２０・・
・発振回路、８゜９．４１・・・外部端子、３４・・・
分周回路、２２゜２３．２５〜２８．３０〜３３，３５
，３６゜４６・・・インバータ、２４．２９・・・ＮＡ
ＮＤゲート、４２〜４５・・・切換回路、５１．５２・
・・分周回路の出力信号。
ステムクロック生成部のブロック図、第２図は本発明の
第２の実施例のシステムクロック生成部のブロック図、
第３図は一般のマイクロコンピュータの構成を示すブロ
ック図、第４図は従来のマイクロコンピュータのユーザ
セルの単体でのシミュレーションにおけるシミュレーシ
ョンバタンを示すタイムチャート、第５図は第３図のシ
ステムクロック生成部を示す回路図、第６図は第５図の
システムクロック生成部の動作を示すタイムチャート、
第７図は従来のユーザセルのチップ全体でのシミュレー
ションに於けるシミュレーションバタンを示すタイムチ
ャートである。 １・・・ＣＰＵ、２・・・タイマ、３・・・Ｉ１０ボー
ト、４・・・ユーザセル、５・・・システムクロック生
成部、６・・・アドレスバス、７・・・データバス、１
０・・・リード信号、１１・・・ライト信号、２０・・
・発振回路、８゜９．４１・・・外部端子、３４・・・
分周回路、２２゜２３．２５〜２８．３０〜３３，３５
，３６゜４６・・・インバータ、２４．２９・・・ＮＡ
ＮＤゲート、４２〜４５・・・切換回路、５１．５２・
・・分周回路の出力信号。
Claims (1)
- 定義されたシステムクロックに基づき動作を行う複数
個のセルを組合せて構成されたマイクロコンピュータに
於いて、クロック信号を分周する分周回路と、この分周
回路の出力信号または外部端子から入力されたクロック
信号を前記システムクロックとして前記複数個のセルの
うち特定のセルに対する供給を選択する切換手段とを備
えたことを特徴とするマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1201666A JPH0363831A (ja) | 1989-08-02 | 1989-08-02 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1201666A JPH0363831A (ja) | 1989-08-02 | 1989-08-02 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0363831A true JPH0363831A (ja) | 1991-03-19 |
Family
ID=16444884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1201666A Pending JPH0363831A (ja) | 1989-08-02 | 1989-08-02 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0363831A (ja) |
-
1989
- 1989-08-02 JP JP1201666A patent/JPH0363831A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Kessels et al. | Designing asynchronous standby circuits for a low-power pager | |
| CN114417760B (zh) | 包含时钟门控电路的触发单元 | |
| JPS61191973A (ja) | 試験回路をそなえた半導体集積回路 | |
| JP3693722B2 (ja) | データ処理システムおよびその方法 | |
| CN114417759B (zh) | 触发单元的设计方法 | |
| JPH0363831A (ja) | マイクロコンピュータ | |
| US6091664A (en) | Elementary storage circuits | |
| JPH03191406A (ja) | マイクロコンピュータ | |
| JPH0391195A (ja) | メモリ回路 | |
| JP2797355B2 (ja) | Ｄ形フリップフロップ回路 | |
| JPS609221A (ja) | テスト機能付分周回路 | |
| JPS6119574Y2 (ja) | ||
| JP3075224B2 (ja) | 集積回路装置 | |
| JPH0733179Y2 (ja) | デイジタル回路の試験用リセツト回路 | |
| JPH04177539A (ja) | カスタムｌｓｉ | |
| JPH02280263A (ja) | マイクロプロセッサ | |
| JPH0450657Y2 (ja) | ||
| JPH0431617Y2 (ja) | ||
| JP2722920B2 (ja) | クロック発振停止制御回路 | |
| JP2543108B2 (ja) | 同期パルス発生装置 | |
| JP2702147B2 (ja) | 集積回路のテストモード設定回路 | |
| JPH0728662A (ja) | マイクロコンピュータ | |
| JPH0352087B2 (ja) | ||
| JPH0716188Y2 (ja) | テストモード指定回路 | |
| JPH02162273A (ja) | テストモード機能遂行入力回路 |