JPH0346590Y2 - - Google Patents
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- Publication number
- JPH0346590Y2 JPH0346590Y2 JP15545684U JP15545684U JPH0346590Y2 JP H0346590 Y2 JPH0346590 Y2 JP H0346590Y2 JP 15545684 U JP15545684 U JP 15545684U JP 15545684 U JP15545684 U JP 15545684U JP H0346590 Y2 JPH0346590 Y2 JP H0346590Y2
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- mos
- mos transistors
- transistor
- conductance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000003990 capacitor Substances 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 3
- 238000005070 sampling Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Amplifiers (AREA)
- Control Of Electrical Variables (AREA)
- Manipulation Of Pulses (AREA)
Description
【考案の詳細な説明】
〔産業上の利用分野〕
この考案は、例えばPLLの位相比較回路に用
いられる台形波発生回路に関し、特に、MOSト
ランジスタを用いて台形波を発生させる構成に係
わるものである。
いられる台形波発生回路に関し、特に、MOSト
ランジスタを用いて台形波を発生させる構成に係
わるものである。
従来の技術において、PLLの位相比較回路と
して台形波発生回路が用いられている。PLLは、
入力パルスを台形波発生回路で台形波とし、この
台形波の傾斜部分をサンプリングパルスによつて
サンプリングし、位相差に比例した誤差電圧を
VCOに供給することによりVCOの発振周波数を
制御し、その出力を分周し、それを再びサンプリ
ングパルスとしてサンプリングゲートに供給する
ことで、入力パルスと同期した整数倍の出力を発
生させるものである。
して台形波発生回路が用いられている。PLLは、
入力パルスを台形波発生回路で台形波とし、この
台形波の傾斜部分をサンプリングパルスによつて
サンプリングし、位相差に比例した誤差電圧を
VCOに供給することによりVCOの発振周波数を
制御し、その出力を分周し、それを再びサンプリ
ングパルスとしてサンプリングゲートに供給する
ことで、入力パルスと同期した整数倍の出力を発
生させるものである。
しかし、台形波発生回路により形成される台形
波が第３図に示すように、その立上がり及び立下
がりが同じように傾斜したものであると、このよ
うな台形波をPLLに用いた場合、PLLがロツク
する位相が立上がりの傾斜区間及び立下がりの傾
斜区間の両者にある。このため、入力パルスの整
数倍でVCOが発振せず、数倍で発振したり、
PLLのロツクの位相が正規のものとならない恐
れがある。
波が第３図に示すように、その立上がり及び立下
がりが同じように傾斜したものであると、このよ
うな台形波をPLLに用いた場合、PLLがロツク
する位相が立上がりの傾斜区間及び立下がりの傾
斜区間の両者にある。このため、入力パルスの整
数倍でVCOが発振せず、数倍で発振したり、
PLLのロツクの位相が正規のものとならない恐
れがある。
従つて、この考案の目的は、PLLの位相比較
回路に用いた場合において、VCOが入力パルス
の整数倍で発振するような台形波を形成し、然
も、その回路構成が簡単な台形波発生回路を提供
することにある。
回路に用いた場合において、VCOが入力パルス
の整数倍で発振するような台形波を形成し、然
も、その回路構成が簡単な台形波発生回路を提供
することにある。
この考案は、第１の導電形式の第１、第２、第
３のMOSトランジスタ１，２，３と、第２の導
電形式の第４のMOSトランジスタ４とを有し、 第１の基準電位点と第２の基準電位点間に第１
及び上記第２のMOSトランジスタ１，２が直列
接続され、第１の基準電位点と第２の基準電位点
間に第３及び第４のMOSトランジスタ３，４が
直列接続され、第１及び第４のMOSトランジス
タ１，４のゲートが方形波が供給される入力端子
７に接続され、第２及び第３のMOSトランジス
タ２，３のゲートが共通接続され、この共通接続
点が第１及び第２のMOSトランジスタ１，２の
接続点に接続され、第４及び第３のMOSトラン
ジスタ３，４の接続点と第１又は第２の基準電位
点間にコンデンサ５が接続され、第４のMOSト
ランジスタ４のコンダクタンスを第３のMOSト
ランジスタ３のコンダクタンスに比べて大とした
ことを特徴とする台形波発生回路である。
３のMOSトランジスタ１，２，３と、第２の導
電形式の第４のMOSトランジスタ４とを有し、 第１の基準電位点と第２の基準電位点間に第１
及び上記第２のMOSトランジスタ１，２が直列
接続され、第１の基準電位点と第２の基準電位点
間に第３及び第４のMOSトランジスタ３，４が
直列接続され、第１及び第４のMOSトランジス
タ１，４のゲートが方形波が供給される入力端子
７に接続され、第２及び第３のMOSトランジス
タ２，３のゲートが共通接続され、この共通接続
点が第１及び第２のMOSトランジスタ１，２の
接続点に接続され、第４及び第３のMOSトラン
ジスタ３，４の接続点と第１又は第２の基準電位
点間にコンデンサ５が接続され、第４のMOSト
ランジスタ４のコンダクタンスを第３のMOSト
ランジスタ３のコンダクタンスに比べて大とした
ことを特徴とする台形波発生回路である。
入力パルスにより、Ｎチヤンネル型MOSトラ
ンジスタ１，２，３及びＰチヤンネル型MOSト
ランジスタ４を交互に導通させ、MOSトランジ
スタ３及び４に接続されたコンデンサ５を、
MOSトランジスタ３に比べてそのコンダクタン
スが大きなMOSトランジスタ４により充電し、
また、MOSトランジスタ３によりコンデンサ５
の電荷を放電させ、これにより出力端子から立上
がりが急峻で且つ立下がりが傾斜した台形波が出
力される。
ンジスタ１，２，３及びＰチヤンネル型MOSト
ランジスタ４を交互に導通させ、MOSトランジ
スタ３及び４に接続されたコンデンサ５を、
MOSトランジスタ３に比べてそのコンダクタン
スが大きなMOSトランジスタ４により充電し、
また、MOSトランジスタ３によりコンデンサ５
の電荷を放電させ、これにより出力端子から立上
がりが急峻で且つ立下がりが傾斜した台形波が出
力される。
以下、この考案の一実施例を図面を参照して説
明する。第１図において、１，２，３がＮチヤン
ネル型MOSトランジスタであり、４がＰチヤン
ネル型MOSトランジスタである。
明する。第１図において、１，２，３がＮチヤン
ネル型MOSトランジスタであり、４がＰチヤン
ネル型MOSトランジスタである。
MOSトランジスタ１のドレインが電源端子６
に接続され、ソースがMOSトランジスタ２のド
レインと接続される。MOSトランジスタ２のソ
ースは接地され、ゲートはMOSトランジスタ３
のゲートと接続され、この接続点と、MOSトラ
ンジスタ１のソースとMOSトランジスタ２のド
レインとの接続点とが接続される。MOSトラン
ジスタ３のソースは接地される。MOSトランジ
スタ４のソースが電源端子６に接続され、ゲート
が入力端子７に接続され、ドレインがMOSトラ
ンジスタ３のドレインと接続される。このMOS
トランジスタ４のドレインとMOSトランジスタ
３のドレインとの接続点にコンデンサ５の一端が
接続され、他端が接地され、また、この接続点か
ら出力端子８が導出される。
に接続され、ソースがMOSトランジスタ２のド
レインと接続される。MOSトランジスタ２のソ
ースは接地され、ゲートはMOSトランジスタ３
のゲートと接続され、この接続点と、MOSトラ
ンジスタ１のソースとMOSトランジスタ２のド
レインとの接続点とが接続される。MOSトラン
ジスタ３のソースは接地される。MOSトランジ
スタ４のソースが電源端子６に接続され、ゲート
が入力端子７に接続され、ドレインがMOSトラ
ンジスタ３のドレインと接続される。このMOS
トランジスタ４のドレインとMOSトランジスタ
３のドレインとの接続点にコンデンサ５の一端が
接続され、他端が接地され、また、この接続点か
ら出力端子８が導出される。
MOSトランジスタ４のコンダクタンスは、
MOSトランジスタ３のコンダクタンスと比べて
大とされている。MOSトランジスタのコンダク
タンスは、そのゲート幅Ｗ及びゲート長Ｌにより
決定され、そのコンダクタンスはＷ／Ｌに比例す
るものである。即ち、MOSトランジスタ４のゲ
ートは、MOSトランジスタ３のゲートと比べて、
そのゲート幅Ｗが大またはゲート長Ｌが小なもの
とされている。
MOSトランジスタ３のコンダクタンスと比べて
大とされている。MOSトランジスタのコンダク
タンスは、そのゲート幅Ｗ及びゲート長Ｌにより
決定され、そのコンダクタンスはＷ／Ｌに比例す
るものである。即ち、MOSトランジスタ４のゲ
ートは、MOSトランジスタ３のゲートと比べて、
そのゲート幅Ｗが大またはゲート長Ｌが小なもの
とされている。
電源端子６には、直流電源から電圧VDDなる電
圧が供給され、接地レベルはVSSとされている。
入力端子７には、第２図Ａに示すような、そのハ
イレベルが電圧VDDで、そのローレベルが電圧
VSSである入力パルスが供給される。
圧が供給され、接地レベルはVSSとされている。
入力端子７には、第２図Ａに示すような、そのハ
イレベルが電圧VDDで、そのローレベルが電圧
VSSである入力パルスが供給される。
入力パルスによりMOSトランジスタ１及び４
のゲートがローレベルとされると、MOSトラン
ジスタ１はＮチヤンネル型MOSトランジスタで
あるから導通せず、MOSトランジスタ４はＰチ
ヤンネル型MOSトランジスタであるから導通し、
オン状態となる。この時、MOSトランジスタ２
及び３は、MOSトランジスタ１が非導通のため
共にオフ状態である。
のゲートがローレベルとされると、MOSトラン
ジスタ１はＮチヤンネル型MOSトランジスタで
あるから導通せず、MOSトランジスタ４はＰチ
ヤンネル型MOSトランジスタであるから導通し、
オン状態となる。この時、MOSトランジスタ２
及び３は、MOSトランジスタ１が非導通のため
共にオフ状態である。
MOSトランジスタ４がオン状態となると同時
に、MOSトランジスタ４を流れる電流により、
コンデンサ５が充電される。このため出力端子８
に発生する電圧は、MOSトランジスタ４がオン
すると同時に、第２図Ｂに示すように立上がり、
電源電圧VDDと等しくなるまで上昇する。
に、MOSトランジスタ４を流れる電流により、
コンデンサ５が充電される。このため出力端子８
に発生する電圧は、MOSトランジスタ４がオン
すると同時に、第２図Ｂに示すように立上がり、
電源電圧VDDと等しくなるまで上昇する。
入力パルスによりMOSトランジスタ１及び４
のゲートがハイレベルとされると、MOSトラン
ジスタ４はＰチヤンネル型であるから導通せず、
MOSトランジスタ１はＮチヤンネル型であるか
ら導通し、オン状態となる。MOSトランジスタ
１がオンすると同時に、ダイオード接続のMOS
トランジスタ２によりMOSトランジスタ３が導
通する。
のゲートがハイレベルとされると、MOSトラン
ジスタ４はＰチヤンネル型であるから導通せず、
MOSトランジスタ１はＮチヤンネル型であるか
ら導通し、オン状態となる。MOSトランジスタ
１がオンすると同時に、ダイオード接続のMOS
トランジスタ２によりMOSトランジスタ３が導
通する。
MOSトランジスタ３がオン状態となると同時
に、コンデンサ５に著えられていた電荷がMOS
トランジスタ３を介して電流として放電される。
このため、出力端子８に発生する電圧は、MOS
トランジスタ３がオンすると同時に、第２図Ｂに
示すように立下がり、接地レベルVSSと等しくな
るまで下降する。
に、コンデンサ５に著えられていた電荷がMOS
トランジスタ３を介して電流として放電される。
このため、出力端子８に発生する電圧は、MOS
トランジスタ３がオンすると同時に、第２図Ｂに
示すように立下がり、接地レベルVSSと等しくな
るまで下降する。
入力端子７に第２図Ａに示すような連続的な入
力パルスが供給され、上述の動作が交互に繰り返
されることにより、第２図Ｂに示すような連続的
な台形波が出力端子８に出力される。また、前述
したようにMOSトランジスタ４のコンダクタン
スがMOSトランジスタ３のコンダクタンスと比
べて大であるため、出力端子８から出力（第２図
Ｂ）の立上がりは急峻なものであり、立下がりは
緩やかなものとされる。
力パルスが供給され、上述の動作が交互に繰り返
されることにより、第２図Ｂに示すような連続的
な台形波が出力端子８に出力される。また、前述
したようにMOSトランジスタ４のコンダクタン
スがMOSトランジスタ３のコンダクタンスと比
べて大であるため、出力端子８から出力（第２図
Ｂ）の立上がりは急峻なものであり、立下がりは
緩やかなものとされる。
尚、この考案の一実施例において、コンデンサ
５をMOSトランジスタ３のドレインとMOSトラ
ンジスタ４のドレインとの接続点と、電源端子６
との間に接続する構成としても良い。
５をMOSトランジスタ３のドレインとMOSトラ
ンジスタ４のドレインとの接続点と、電源端子６
との間に接続する構成としても良い。
また、MOSトランジスタ１，２，３の夫々を
Ｐチヤンネル型のものとし、MOSトランジスタ
４をＮチヤンネル型のものとしても良い。
Ｐチヤンネル型のものとし、MOSトランジスタ
４をＮチヤンネル型のものとしても良い。
更に、MOSトランジスタ１のコンダクタンス
をMOSトランジスタ２のコンダクタンスと比べ
て小とし、出力の立上がり時に傾斜を持たせ、立
下がり時を急峻なものとするようにしても良い。
をMOSトランジスタ２のコンダクタンスと比べ
て小とし、出力の立上がり時に傾斜を持たせ、立
下がり時を急峻なものとするようにしても良い。
この考案に依れば、Ｎチヤンネル型トランジス
タ３個、Ｐチヤンネル型トランジスタ１個、コン
デンサ１個という簡易な回路構成で方形波入力を
台形波出力とすることができる。また、この台形
波の立上がり又は立下がりの一方は、MOSトラ
ンジスタのコンダクタンスの値により急峻なもの
であるため、PLLに用いた場合、所定入力パル
スの整数倍以外でVCOが発振したり、PLLのロ
ツクの位相が正規のものとならないことを防止す
ることができる。
タ３個、Ｐチヤンネル型トランジスタ１個、コン
デンサ１個という簡易な回路構成で方形波入力を
台形波出力とすることができる。また、この台形
波の立上がり又は立下がりの一方は、MOSトラ
ンジスタのコンダクタンスの値により急峻なもの
であるため、PLLに用いた場合、所定入力パル
スの整数倍以外でVCOが発振したり、PLLのロ
ツクの位相が正規のものとならないことを防止す
ることができる。
第１図はこの考案の一実施例の接続図、第２図
はこの考案の一実施例の説明に用いる波形図、第
３図は従来の台形波発生回路の説明に用いる波形
図である。 １，２，３：Ｎチヤンネル型トランジスタ、
４：Ｐチヤンネル型トランジスタ、５：コンデン
サ、７：入力端子、８：出力端子。
はこの考案の一実施例の説明に用いる波形図、第
３図は従来の台形波発生回路の説明に用いる波形
図である。 １，２，３：Ｎチヤンネル型トランジスタ、
４：Ｐチヤンネル型トランジスタ、５：コンデン
サ、７：入力端子、８：出力端子。
Claims (1)
- 【実用新案登録請求の範囲】 第１の導電形式の第１、第２、第３のMOSト
ランジスタと、第２の導電形式の第４のMOSト
ランジスタとを有し、 第１の基準電位点と第２の基準電位点間に上記
第１及び上記第２のMOSトランジスタが直列接
続され、上記第１の基準電位点と上記第２の基準
電位点間に上記第３及び上記第４のMOSトラン
ジスタが直列接続され、上記第１及び上記第４の
MOSトランジスタのゲートが方形波が供給され
る入力端子に接続され、上記第２及び上記第３の
MOSトランジスタのゲートが共通接続され、こ
の共通接続点が上記第１及び上記第２のMOSト
ランジスタの接続点に接続され、上記第４及び上
記第３のMOSトランジスタの接続点と上記第１
又は上記第２の基準電位点間にコンデンサが接続
され、上記第４のMOSトランジスタのコンダク
タンスを上記第３のMOSトランジスタのコンダ
クタンスに比べて大としたことを特徴とする台形
波発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15545684U JPH0346590Y2 (ja) | 1984-10-15 | 1984-10-15 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15545684U JPH0346590Y2 (ja) | 1984-10-15 | 1984-10-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6170430U JPS6170430U (ja) | 1986-05-14 |
| JPH0346590Y2 true JPH0346590Y2 (ja) | 1991-10-02 |
Family
ID=30713467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15545684U Expired JPH0346590Y2 (ja) | 1984-10-15 | 1984-10-15 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0346590Y2 (ja) |
-
1984
- 1984-10-15 JP JP15545684U patent/JPH0346590Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6170430U (ja) | 1986-05-14 |
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