JPH0346852B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は処理装置のエラーリトライ方式に関わ
り、特に、制御記憶のエラー発生時のリトライに
関わる。

〔発明の背景〕

メモリのα線によるビツト化けは、雑誌「16回
アニユアル プロシーデイング リライアビイリ
テイ フイデイクス 1978（16TH ANNUAL
PROCEEDING RELIABILITY PHYSICS
1978）」中の文献名「ダイナミツク・メモリーの
ソフトエラーに対する新しい物理的マカニズム
（Ａ NEW PHYSICAL MECHANISM FOR
SOFT ERRORS IN
DYNAMICMEMORIES）」で延べられている。

プロセツサの高速化、高密度化が進むにつれ、
制御記憶等に用いられる高速メモリについてもα
線によるビツト化けエラーを、稼働性を確保のた
めに救済する必要がでてきた。制御記憶の場合は
高速性追求のためECC（Error Correcting Code）
による修正は困難（マシンサイクルが30％程度低
下）で、パリテイビツトを付加しパリテイエラー
発生時再ロードしリトライする方式が好都合であ
る。

一方、主メモリのRead−Modify−Write中の
リトライ方式については、文献「MC68020 32
ビツト マイクロプロセツサ ユーザーズ マニ
ユアル（MC68020 32bit Microprocesor User′s
Mannual）」p.5−39のように、テスト・アンド・
セツト命令（TAS命令）等で使用されるメモリ
アクセルであるRead−Modify−Write中のエラ
ーであればRead−Modify−Write中という状態
を続けたままエラー発生箇所からリトライする方
式がある。Read−Modify−Writeという状態か
ら一旦はずれてしまうと、他のプロセスサやＩ／
Ｏコントローラの主メモリアクセスが間に入つて
しまい、Read−Modify−Writeの本来の機能が
損われるからである。しかしこの方式には以下の
欠点がある。即ち、制御記憶のパリテイエラー発
生時再ロードを行うが、再ロードを行うための補
助プロセツサは安価なマイコンで実現するために
スピードが遅く、再ロードにかかる時間は100μs
をはるかに越える。しかるにRead−Modify−
Write中はプロセツサは主メモリを占有し続ける
ため、他のプロセツサやＩ／Ｏコントローラは主
メモリアクセスができず処理が止まつてしまう。
リアルタイム性重視のマルチプロセツサ用のバス
ではリザーブタイムアウト（10μs程度）を検出し
強制的にバスを開放してしまう。また、安価な
Ｉ／Ｏコントローラではコントローラ内のバツフ
アが小さいためオーバーランエラーを発生してし
まう。

また、別のリトライ方式としては、命令の先頭
からリトライする方式がある。しかしこの方式を
制御記憶パリテイエラーに使用しようとすると主
メモリや汎用レジスタの内容を変更後にはリトラ
イができぬため、リトライのできないマイクロプ
ログラムアドレスが生じてしまう。特に、プリデ
クリメントのアドレツシングモードを支援するマ
シンでは、リトライできる可能性がかなり小さく
なつてしまい、制御記憶エラーのリトライ方式と
しては好ましくない。

〔発明の目的〕

本発明は、従来例の欠点をカバーし、エラー時
に共通バスを握つたままとならない、制御記憶エ
ラーリトライ方式を提供するものである。

〔発明の概要〕

本発明は第１図に概略制御手順を示すように、
Read−Modify−Write命令の実行時にはまず、
エラー発生の場合にリトライ開始するマイクロプ
ログラムアドレス識別情報を特定レジスタ（実施
例では第４図のセーブレジスタ６３がこれに相当
し、マイクロプログラムの先頭アドレスがセツト
される）にセツトする。その後Read−Modify−
Writeフラグ（実施例では第４図のリザーブフラ
グ６２がこれに相当する）をセツトし、バス占有
を行い、リード起動を行う。そしてRead−
Modify−Writeフラグは、ライト起動の直前に
クリアする。このRead−Modify−Write命令の
実行中に制御記憶エラーが発生しなければ、リー
ド命令の実行に引続きライト命令が実行される
が、制御記憶エラーが発生したときにはいずれの
命令実行中であつてもまず、バス占有を解除し、
リトライのための準備及びリトライ処理に入る。
リトライ準備のためにはまず制御記憶を再ロード
し、Read−Modify−Writeフラグがセツト状態
（リード命令実行時）であれば特定レジスタにセ
ツトされたマイクロプログラムの先頭アトレスか
らリトライを開始し、Read−Modify−Writeフ
ラグがリセツト状態（ライト命令実行時）であれ
ば、エラー発生したマイクロプログラムのアドレ
スからリトライを開始する。

〔発明の実施例〕

本発明の一実施例を以下に説明する。

まず、本発明の実施例の全体構成図を第２図に
示す。システムバス４には、プログラムを解読し
データの処理を行うメインプロセツサ（MPU）
１と、プログラム、データを記憶する主メモリ
（MM）２と、バス占有制御を行うバスコントロ
ーラ（BC）３と、入出力コントローラ（IOCI）
５及び５′が接続されている。入出力コントロー
ラ５及び５′には入出力装置或いは補助記憶装置
（Ｉ／OI）６及び６′が接続されている。メイン
プロセツサ１には補助プロセツサ（ASTP）７が
接続されている。補助プロセツサ７はメインプロ
セツサ１内の制御記憶のロード等を行う。

第３図に、メインプロセツサ１の内部構成を示
す。メインプロセツサ１は、汎用レジスタＲ０〜
Ｒ７、プログラムカウンタPC、ワークレジスタ
WK0〜15を含むレジスタフアイル１６、演算器
（ALU）１７、命令デコーダ（ID）１８、メモリ
起動制御回路（MCTL）１９、メモリアドレス
レジスタ（MAR）２０、書き込みデータレジス
タ（WDR）２１、読出しデータレジスタ
（RDR）２２、これらの統括制御を行うメインプ
ロセツサ制御回路（MPU CTL）１１とにより
構成される。

第４図にメインプロセツサ制御回路１１の内部
構成を示す。第４図中｜ で示したレジスタ
はクロツクに同期して変化するレジスタである。
マイクロプログラムは制御記憶（WCS）３７に
格納されており、読み出された内容はマシンサイ
クルの先頭タイミングでマイクロインストラクシ
ヨンレジスタ４２にセツトされる。制御記憶３７
のアドレスは制御記憶アドレスレジスタ３４の内
容で決まる。このレジエスタはマシンサイクルの
中間タイミングでセツトされる。このレジスタに
セツトされる内容は、セレクタ３３で選択された
マイクロイントラクシヨンの分岐用フイールド３
１が、命令デコーダの出力２７か、前のマシンサ
イクルのアドレスに＋１したアドレス３２かのい
ずれかである。マイクロインストラクシヨンレジ
スタ４２の出力はデコーダ４４によりデコードさ
れ、ゲート４５を通過してメモリ起動信号２３、
レジスタフアイル書換え等の各種宛先
（Destination）制御信号２５を構成する。また、
マイクロインストラクシヨンレジスタ４２の一部
の出力はレジスタフアイルのアドレス、ALUの
フアンクシヨン等のソース（Source）制御信号
２６を構成する。メモリ起動後応答を持つ場合は
信号２４が“１”になり、マイクロインストラク
シヨンレジスタ４２の拡張部（WAIT）にセツ
トされる。すると信号５５が“１”、信号５９が
“０”となり、各種制御信号２３，２５はマスク
される。また、信号５９が“０”のときは信号６
６“０”となり制御記憶アドレスレジスタ３４は
更新されない。従つて、マイクロプログラムは信
号２４が“０”になるまで待つ。

以上は、制御回路１１の正常動作に関する説明
であるが、制御記憶パリテイエラーに関する説明
を以下に行う。制御記憶３７はパリテイビツトが
付加されており、読出された内容はパリテイテイ
チエツク回路４０でチエツクされエラー時は信号
５１が“１”になる。この信号はマイクロインス
トラクシヨンレジスタ４２の拡張部
（PTYERR）にセツトされ信号５３が“１”と
なる。すると信号５９が“０”となり、各種制御
信号２３，２５をマスクすると共に信号６１，５
８が“１”となり、次のマシンサイクルで信号５
８がマイクロインストラクシヨンレジスタ４２の
拡張部（STOP）にセツトされ信号５４が“１”
となる。一度、信号５４が“１”になると、拡張
部（STOP）は以後ずつとセツト状態のままとな
り、従つて、マイクロプログラムの動作は停止す
る。制御記憶パリテイエラー検出からマイクロプ
ログラム実行停止までのタイムチヤートを第５図
に示す。

次に、マイクロプログラムの実行再開について
説明する。マイクロプログラムが停止すると信号
６１が“１”となるが、この信号は補助プロセツ
サ７に送られており、補助プロセツサは制御記憶
アドレスレジスタ３４の出力信号３６を読み、エ
ラーの発生したアドレスを知り信号３８を通して
制御記憶３７に正しい値を再ロードする。再ロー
ド後、信号５１，５３は“０”になる。そして、
スタート信号４８を“１”にする。すると、スタ
ート回路４９が動作する。この回路は信号５６を
１マシンサイクルだけ“１”にする。次にマシン
サイクルでマイクロインストラクシヨンレジスタ
の拡張部（STOP）はクリアされ、信号５４が
“０”になるため、信号５９が“１”となつて各
種制御信号２３，２５はイネーブルになりまた制
御記憶アドレスレジスタ３４はこのマシンサイク
ルの中間に更新され、マイクロプログラムは実行
再開する。スタート信号４８のオンからマイクロ
プログラム実行再開までのタイムチヤートを第６
図に示す。

第４図中、リザーブフラグ６２はマイクロプロ
グラムによりセツト、クリア可能なフラグであ
り、この出力１０１は補助プロセツサに送られ、
補助プロセツサのプログラムでその内容を判定で
きる。本フラグは第１図のRead−Modify−
Writeフラグに対応する。また、セーブレジスタ
６３はマイクロプログラムにより任意の値を設定
可能なレジスタで、その出力６７は補助プロセツ
サに出力される。本レジスタは第１図の特定レジ
スタに対応する。

リザーブフラグ６２とセーブレジスタ６３は
Read−Modify−Write時のエラーリトライに使
用されるもので、制御手順は後述する。また、同
じくRead−Modify−Write時のエラーリトライ
に使用されるものとして、制御記憶パリテイエラ
ーが発生すると、“１”となる信号６１がメモリ
起動制御回路１９に出力されている。

また、第４図中、信号６８は補助プロセツサか
ら出力され制御記憶アドレスレジスタ３４の入力
に接続され、同じく補助プロセツサから出力され
る信号６５が“１”となつたとき、制御記憶変更
イネーブル信号６６が“１”となり、信号６８の
内容が制御記憶アドレスレジスタ３４にセツトさ
れる。この回路は、復電時の制御記憶全内容のロ
ード及びRead−Modify−Write時のエラーリト
ライにおけるリトライ開始アドレス変更に使用さ
れる。

第７図に、補助プロセツサ７の内部構成を示
す。内部アドレスバス７４、データバス７５には
マイクロプロセツサ７１、RAM７２、ROM７
３が接続される。ROMにはマイクロプロセツサ
７１のプログラムの他にメインプロセツサ１の制
御記憶３７に格納すべきデータを格納している。
復電時や制御記憶パリテイエラー発生時にこの格
納していたデータを制御記憶に再ロードするのに
使用される。制御記憶アドレスレジスタの出力３
６と、リザーブフラグの出力１０１とセーブレシ
スタの出力６７はデータバス７５にのせることが
できるため、補助プロセツサのプログラムはこれ
らの内容を知ることができる。アドレスバス７４
はRAM７２、ROM７３の選択のみならず、デ
コーダ７７によつて制御信号の選択も行い、書込
み信号７６をオンさせると、スタート信号４８、
または制御記憶書込み信号５０、または制御記憶
アドレスレジスタ変更信号６５をオンすることが
でき、補助プロセツサのプログラムはこれらの信
号を制御することができる。また、データバス７
５の出力は、信号３８を通して、制御記憶３７の
データ信号に接続され、前記信号５０と共に使用
することにより、制御記憶の内容を書換えること
ができる。また、データバス７５の出力は信号６
８を通して制御記憶アドレスレジスタ３４の入力
に接続され、前記信号６５と共に使用することに
より、制御記憶アドレスレジスタの内容を書換え
ることができる。

第８図に、メインプロセツサ内のメモリ起動制
御回路１９の内部構成を示す。信号８１〜８４は
マイクロプログラムにより制御される信号で、信
号８１がメモリ読出し起動、信号８２がメモリ書
込み起動、信号８３がバスリザーブ指定、信号８
４がバスリザーブ解除指定である。信号２４は応
答信号である。制御フラグ８５〜８７はクロツク
に同期して変化するフラグで、フラグ８５は読出
し要求、フラグ８６は書込み要求、フラグ８７は
バスリザーブ要求である。信号８８はバス占有要
求信号、信号８９はバス占有許可信号、信号９０
はリードコマンド信号、信号９１はライトコマン
ド信号、信号９３は応答信号である。信号６１は
制御記憶パリテイエラー発生時にセツトされる。
正常なRead−Modify−Writeのときのタイムチ
ヤートを第９図に示す。また、Read−Modify−
Write中に制御記憶パリテイエラーが発生した場
合のタイムチヤートを第１０図に示す。エラー発
生時、バスリザーブが解除されることが、この回
路の特徴である。

第１１図に、Read−Modify−Write中のエラ
ーリトライに関わるメインプロセツサのマイクロ
プログラムフローチヤートと、補助プロセツサの
プログラムフローチヤートを示す。

メインプロセツサのフローチヤートはコンペア
アンド スワツプ（Compare＆Swap）命令の
フローチヤートの一部である。

ステツプ100ではリトライ開始アドレスとして
マイクロプログラムの先頭アドレスに相当する
100という値をセーブレジスタ６３（第４図）に
セツトし、リザーブフラグ６２（第４図）をセツ
トする。ステツプ101では読出し要求フラグ８５
とバスリザーブ要求フラグ８７（第８図）をセツ
トする。ステツプ106ではリザーブフラグ６２を
セツトしてから書込み要求フラグ８６（第８図）
をセツトする。通常、バスリザーブ信号９２はス
テツプ101における読出し要求に対するバス占有
許可信号８９がオンしてから、ステツプ103の書
込み要求の応答信号９３がオンし、バスリザーブ
要求フラグ８７がクリアされるまでの間オン状態
であり、この間にRead−Modify−Write動作が
行われる。しかし、Read−Modify−Write中、
例えばステツプ103で制御記憶パリテイエラーが
発生すると、第８図で信号６１がオンするため、
バスリザーブは解除され、また、第７図で同じく
信号６１がオンするため補助プロセツサのマイク
ロプロセツサに割込みが入り、補助プロセツサは
ステツプ110〜113の処理を行う。ステツプ110で
は制御記憶アドレスレジスタ３４（第４図）の内
容を読み、これに対応する制御記憶の内容を
ROM７３（第７図）より読出し、制御記憶３７
（第４図）に書込む。ステツプ111ではリザーブフ
ラグ６２（第４図）の内容を判定し、“０”のと
き、即ちWrite中はステツプ113にジヤンプし、
“１”のとき、即ちRead中のときはステツプ112
に進む。ステツプ112でセーブレジスタ６３（第
４図）の内容を読み、制御記憶アドレスレジスタ
３４（第４図）にセツトする。ステツプ113では
スタートフラグ４９（第４図）をセツトする。
（信号５６が１マシンサイクルのみ“１”とな
る。）従つて、Read中であればステツプ100から、
即ちReadの開始前からリトライスタートし、
Write中であれば、ステツプ103から、即ち制御
記憶バリテイエラー発生ステツプからリトライス
タートする。なお、バスの占有はメモリ占有の目
的で行われ、バス従つてメモリの占有の仕方とし
てメモリにつながる全てのバスを占有する場合
と、メモリにつながる一部のバスを占有する場合
とがある。

〔発明の効果〕

以上のように、本発明によれば、極めて簡単な
ハード量で、バスリザーブ時間も短く抑えた、制
御記憶パリテイエラーのリトライを実現できる。

【図面の簡単な説明】

第１図は本発明の概念図、第２図〜第１１図は
本発明の実施例の説明図で、第２図は全体構成
図、第３図はメインプロセツサの構造図、第４図
はメインプロセツサの制御部の構成図、第５図は
制御記憶パリテイエラー発生時のタイムチヤー
ト、第６図はエラーリトライ開始時のタイムチヤ
ート、第７図は補助プロセツサの構成図、第８図
はメインプロセツサのメモリ起動回路の構成図、
第９図はRead−Modify−Write正常動作時のタ
イムチヤート、第１０図はRead−Modify−
Write中制御記憶パリテイエラー発生時のタイム
チヤート、第１１図はRead−Modify−Write中
のエラーリトライに関わるプログラムフローチヤ
ートである。 １……メインプロセツサ、２……主メモリ、３
……バスコントローラ、４……システムバス、５
……入出力コントローラ、６……補助記憶装置、
７……補助プロセツサ。

Claims (1)

1. 【特許請求の範囲】 １ バスを介してメモリに接続され、メモリの同
   一アドレスにリード及びライトを行うリード−モ
   デイフアイ−ライト命令をマイクロプログラムで
   実行する処理装置において、マイクロプログラム
   のエラーを検出する手段と、リード−モデイフア
   イ−ライト命令実行前に前記バスを占有してメモ
   リを占有する占有手段と、リード−モデイフアイ
   −ライト命令のリード起動前にセツトされライト
   起動と同時にリセツトされる第１のフラグと、リ
   ード−モデイフアイ−ライト命令のリード起動前
   のマイクロプログラムアドレスを記憶する第１の
   レジスタと、前記エラー検出手段によりエラー検
   出したときのマイクロプログラムアドレスを記憶
   する第２のレジスタと、前記エラー検出手段によ
   りエラー検出したときに前記占有手段による占有
   を解除する占有解除手段と、占有解除後、前記第
   １のフラグのセツト、リセツト状態に応じてリー
   ド中のときは第１のレジスタに記憶されたマイク
   ロプログラムアドレスから、ライト中のときは第
   ２のレジスタに記憶されたマイクロプログラムア
   ドレスから処理再開を行わしめるリトライ手段を
   備えることを特徴とする処理装置エラーリトライ
   装置。 ２ 共通バスを介してメモリに接続され、メモリ
   の同一アドレスにリードおよびライトを行うリー
   ド−モデイフアイ−ライト命令を実行する処理装
   置において、リード−モデイフアイ−ライト命令
   実行中にエラーが発生した場合にバスを介しての
   メモリの占有を解除し、エラー発生がリード動作
   時の場合先頭アドレスから、ライト動作時にエラ
   ーが発生した場合エラー発生時のアドレスから処
   理を再スタートすることを特徴とする処置装置エ
   ラーリトライ方法。