JPS61250899A - 電荷転送装置 - Google Patents
電荷転送装置Info
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- JPS61250899A JPS61250899A JP61096604A JP9660486A JPS61250899A JP S61250899 A JPS61250899 A JP S61250899A JP 61096604 A JP61096604 A JP 61096604A JP 9660486 A JP9660486 A JP 9660486A JP S61250899 A JPS61250899 A JP S61250899A
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- charge transfer
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R13/00—Arrangements for displaying electric variables or waveforms
- G01R13/20—Cathode-ray oscilloscopes
- G01R13/22—Circuits therefor
- G01R13/34—Circuits for representing a single waveform by sampling, e.g. for very high frequencies
- G01R13/345—Circuits for representing a single waveform by sampling, e.g. for very high frequencies for displaying sampled signals by using digital processors by intermediate A.D. and D.A. convertors (control circuits for CRT indicators)
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- Physics & Mathematics (AREA)
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- Transforming Light Signals Into Electric Signals (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアナログ入力信号の高速取込・一時記憶に適し
た電荷転送装置に関する。。
た電荷転送装置に関する。。
近年のシリコンプレーナ技術の進歩によシ、デジタル及
びアナログ信号処理の分野において、性能及び費用の面
で革命ともいうべき状態が起きた。
びアナログ信号処理の分野において、性能及び費用の面
で革命ともいうべき状態が起きた。
この進歩における重要な１ステツプは、入力信号の多数
のサンプルを記憶することのできる電荷転送構造の開発
であった。信号処理装置における電荷転送素子の利点は
、゛信号を記憶できることに加えて、実時間で動作する
必要がないことである。
のサンプルを記憶することのできる電荷転送構造の開発
であった。信号処理装置における電荷転送素子の利点は
、゛信号を記憶できることに加えて、実時間で動作する
必要がないことである。
即ち、相の歩進は、その素子に関連した物理現象によっ
てではなく、外部から印加するクロック信号列によって
行われることである。このため、この素子は、タスク分
割コンピュータ（ｔａｓｋ−ｓｈａｒｅｄ’ｃｏｍｐｕ
ｔｅｒ ）による信号処理を可能にする。直列電荷転送
構造は、その長さが長くなると転送効率が悪くなり、入
力信号を表わす電荷の位置誤差が累積されるので、転送
長が制限される。また、高周波数で作動される長い直列
レジスタにおいては転送ダート容量が増加する。このよ
うな問題は、直列−並列−直列（ｓｐｓ）構造を用いた
り電荷転送アレイを切替えたりすることにより軽減でき
た。
てではなく、外部から印加するクロック信号列によって
行われることである。このため、この素子は、タスク分
割コンピュータ（ｔａｓｋ−ｓｈａｒｅｄ’ｃｏｍｐｕ
ｔｅｒ ）による信号処理を可能にする。直列電荷転送
構造は、その長さが長くなると転送効率が悪くなり、入
力信号を表わす電荷の位置誤差が累積されるので、転送
長が制限される。また、高周波数で作動される長い直列
レジスタにおいては転送ダート容量が増加する。このよ
うな問題は、直列−並列−直列（ｓｐｓ）構造を用いた
り電荷転送アレイを切替えたりすることにより軽減でき
た。
しかしながら、入力回路、出力増幅器、及び特にクロッ
ク信号の発生・分配のための回路のような周辺回路によ
って素子の最高クロック周波数が制限された。
ク信号の発生・分配のための回路のような周辺回路によ
って素子の最高クロック周波数が制限された。
したがって、本発明の目的は、改良された電荷転送装置
を提供することである。
を提供することである。
本発明の他の目的は、アナログ入力信号がサンプリング
される速度を高めるために切替データ記憶を行う改良さ
れた電荷転送装置を提供することである。
される速度を高めるために切替データ記憶を行う改良さ
れた電荷転送装置を提供することである。
本発明の他の目的は、切替入力される複数の遅延線内の
信号伝播用に共通のクロック信号を用いる信号取込回路
用多重アナログ遅延線記憶素子を提供することである。
信号伝播用に共通のクロック信号を用いる信号取込回路
用多重アナログ遅延線記憶素子を提供することである。
本発明の他の目的は、共通のクロック駆動回路を有する
多重電荷結合素子（ＣＣＤ）遅延線を用いたアナログ信
号取込装置を提供することである。
多重電荷結合素子（ＣＣＤ）遅延線を用いたアナログ信
号取込装置を提供することである。
本発明による電荷転送装置は、夫々直列入力レジスタ、
並列レジスタ、直列出力レジスタヲ含ム直列−並列一直
列構造の第１及び第２電荷転送手段ｆ３２ 、 Ｃ３１
１を具え、第１電荷転送手段ｅ２＋の直列入力レジスタ
（６２はその入力側に付加転送電極（７９、Ｆ２Ｏ）を
有し、共通アナログ入力信号が上記第１及び第２電荷転
送手段（η、Ｇ１）に切替入力されると共に、第１及び
第２電荷転送手段ｉ３Ｚ 、 ４３１＋内の電荷転送が
共、通の多相クロック信号で同時に行われることを特徴
とするものである。
並列レジスタ、直列出力レジスタヲ含ム直列−並列一直
列構造の第１及び第２電荷転送手段ｆ３２ 、 Ｃ３１
１を具え、第１電荷転送手段ｅ２＋の直列入力レジスタ
（６２はその入力側に付加転送電極（７９、Ｆ２Ｏ）を
有し、共通アナログ入力信号が上記第１及び第２電荷転
送手段（η、Ｇ１）に切替入力されると共に、第１及び
第２電荷転送手段ｉ３Ｚ 、 ４３１＋内の電荷転送が
共、通の多相クロック信号で同時に行われることを特徴
とするものである。
本発明の一実施例によれば、共通の基板上に共通のクロ
ック信号駆動線を有する２個の電荷転送遅延線素子＋３
２１ 、 ｆ３１１が設けられ、各素子ｔ３２ 、 Ｃ
’ｌ１１は共通のアナログ入力信号を受ける。この一方
の素子には、入力回路部に付加転送電極（７８１、ｆ飛
が設けられ、これによって、単一の駆動回路により入力
信号の多重サンプリングが可能になる。出力信号は多重
サンプリング周波数の半分の周波数で発生する。入力サ
ンプリングに続いて、２つの遅延線素子ＣＴ１５ 、
（３１１内で入力信号のすべての転送が同時に起こる。
ック信号駆動線を有する２個の電荷転送遅延線素子＋３
２１ 、 ｆ３１１が設けられ、各素子ｔ３２ 、 Ｃ
’ｌ１１は共通のアナログ入力信号を受ける。この一方
の素子には、入力回路部に付加転送電極（７８１、ｆ飛
が設けられ、これによって、単一の駆動回路により入力
信号の多重サンプリングが可能になる。出力信号は多重
サンプリング周波数の半分の周波数で発生する。入力サ
ンプリングに続いて、２つの遅延線素子ＣＴ１５ 、
（３１１内で入力信号のすべての転送が同時に起こる。
この電荷転送及び出力リセット、出力サンプリングは１
組の駆動回路によって行われる。
組の駆動回路によって行われる。
集積回路（ＩＣ）やマイクロプロセッサ技術の進歩によ
り、オシロスコープ、スペクトラムアナライザ等の計測
機器の様相が一変した。即ち、信号取込Φ処理回路によ
って、アナログ情報が取込まれデジタル化され、このデ
ジタルデータは、記憶された後、この取込信号の特定の
特徴を高めたり把えたりするために入力信号の固有の周
波数と異□なる選択可能な周波数でアクセスされ、この
処理後のデジタルデータは表示のために再びアナログ信
号に変換される。
り、オシロスコープ、スペクトラムアナライザ等の計測
機器の様相が一変した。即ち、信号取込Φ処理回路によ
って、アナログ情報が取込まれデジタル化され、このデ
ジタルデータは、記憶された後、この取込信号の特定の
特徴を高めたり把えたりするために入力信号の固有の周
波数と異□なる選択可能な周波数でアクセスされ、この
処理後のデジタルデータは表示のために再びアナログ信
号に変換される。
第１図を参照するに、信号取込回路（１０）は、入力回
路（＋４）の入力端子０ｚにアナログ入力信号を受ける
。
路（＋４）の入力端子０ｚにアナログ入力信号を受ける
。
入力回路Ｉは、例えば前置増幅器、フィルタ等を含む。
入力回路ｆ１５１の出力端からの入力信号は次に、信号
線（１５１を介して一時記憶用アナログ信号遅延線（１
６１に入る。入力回路ａ４と遅延線（１６）のクロック
駆動回路＋２２１とを制御するだめのタイミング信号及
びクロックパルスは、マスタークロック発生器ＯｇＪ及
ヒクロツクタイミング回路（２ｉｌＩによって発生され
る。
線（１５１を介して一時記憶用アナログ信号遅延線（１
６１に入る。入力回路ａ４と遅延線（１６）のクロック
駆動回路＋２２１とを制御するだめのタイミング信号及
びクロックパルスは、マスタークロック発生器ＯｇＪ及
ヒクロツクタイミング回路（２ｉｌＩによって発生され
る。
外部ソース（２６）から、または信号ノ々ス（霞経由で
内部機器マイクロプロセッサ（図示せず）からトリガ信
号を受けるトリガ回路（２４１は、時間軸制御回路（至
）に接続され、この制御回路（至）は、入力信号取込及
び配憶動作を制御するためタイミング回路（イ）に接続
される。
内部機器マイクロプロセッサ（図示せず）からトリガ信
号を受けるトリガ回路（２４１は、時間軸制御回路（至
）に接続され、この制御回路（至）は、入力信号取込及
び配憶動作を制御するためタイミング回路（イ）に接続
される。
従来のオシロスコープでは、トリガ信号によって表示掃
引信号を起動し、入力信号の表示を開始 ：させる
ようにしていたが、デジタル処理技術にお ′いて
は、トリガ信号発生以前に取込まれた入力信号の重要な
部分を表示することができる。デジタル処理技術では、
トリガ信号は入力データの取込を停止し、取込まれたデ
ータの出力処理を開始させるために用いられることが多
い。したがって、掃引信号の開始は従来はど重要ではな
くなり、トリが信号は、ブリトリガデータ及びポストト
リガデータの境界の点としての新たな重要性をもつよう
になった。
引信号を起動し、入力信号の表示を開始 ：させる
ようにしていたが、デジタル処理技術にお ′いて
は、トリガ信号発生以前に取込まれた入力信号の重要な
部分を表示することができる。デジタル処理技術では、
トリガ信号は入力データの取込を停止し、取込まれたデ
ータの出力処理を開始させるために用いられることが多
い。したがって、掃引信号の開始は従来はど重要ではな
くなり、トリが信号は、ブリトリガデータ及びポストト
リガデータの境界の点としての新たな重要性をもつよう
になった。
信号＠（１５１上の入力信号は、アナログ遅延線（１ｅ
の２個の記憶素子Ｇｌｌ 、 Ｃ３ａに切替入力（ｄｅ
ｍｕｌｔｉｐｌｅｘ ）され、信号線（３３１、Ｇ（イ
）を介して同時にサンプル・ホールド（Ｓ／Ｈ）回路（
至）及び結合増幅器＋３８） 、 （４０に出力される
。８７８回路（３６）及び結合増幅器＋３８１ 、 （
４１は、Ｓ／Ｈ−ＭＵＸタイミング回路（４２を通して
クロックタイミング回路（廊から導かれたタイミング信
号によりイネーブルされ、再結合された入力信号は共通
信号線（４４Ｊを介して逐次比較型アナログデジタル（
Ａ／Ｄ）変換器＋４６）に入力される。Ａ／Ｄ変換器（
４Ｇｌからのデジタルデータは、取込記憶装置＋４１０
に記憶され、その後、更に信号処理を行ったシ表示した
りする際にパス６■を介して内部マイクロプロセッサの
制御の下に読出される。
の２個の記憶素子Ｇｌｌ 、 Ｃ３ａに切替入力（ｄｅ
ｍｕｌｔｉｐｌｅｘ ）され、信号線（３３１、Ｇ（イ
）を介して同時にサンプル・ホールド（Ｓ／Ｈ）回路（
至）及び結合増幅器＋３８） 、 （４０に出力される
。８７８回路（３６）及び結合増幅器＋３８１ 、 （
４１は、Ｓ／Ｈ−ＭＵＸタイミング回路（４２を通して
クロックタイミング回路（廊から導かれたタイミング信
号によりイネーブルされ、再結合された入力信号は共通
信号線（４４Ｊを介して逐次比較型アナログデジタル（
Ａ／Ｄ）変換器＋４６）に入力される。Ａ／Ｄ変換器（
４Ｇｌからのデジタルデータは、取込記憶装置＋４１０
に記憶され、その後、更に信号処理を行ったシ表示した
りする際にパス６■を介して内部マイクロプロセッサの
制御の下に読出される。
アナログ遅延線ａのは２個のＣＣＤ （３］１ 、 Ｃ
３ａを有するＮＭＯ８、Ｉ Ｃカら成ル。Ｃ０Ｄ（３１
１，０２は、高速サンプリングと、入力信号の１０２４
サンプルまでの一時的アナログ記憶とを行うアナログシ
フトレジスタとして働く。遅延線（＋６１のアナログサ
ンプリング帯域幅は５００ＭＨ２乃至６００ ＭＨｚで
あシ、入力サンプリング速度は５００Ｍサンプル／秒に
及ぶ。信号線（１９上の入力信号は、両Ｃ０Ｄ（３１）
、 ＋３２１に印加され、夫々信号線ａｆ；１．（Ｓ
Ｆ）のサンプリング信号Ｓｌ、８３に制御されてＣＣＤ
（３＋１ 、 Ｃ３’！Ｉに切替入力される。両ＣＣＤ
（（１） 、 （３２には、クロック駆動回路（２２か
ら・々ス（６０）を介して共通のクロック信号が印加さ
れる。
３ａを有するＮＭＯ８、Ｉ Ｃカら成ル。Ｃ０Ｄ（３１
１，０２は、高速サンプリングと、入力信号の１０２４
サンプルまでの一時的アナログ記憶とを行うアナログシ
フトレジスタとして働く。遅延線（＋６１のアナログサ
ンプリング帯域幅は５００ＭＨ２乃至６００ ＭＨｚで
あシ、入力サンプリング速度は５００Ｍサンプル／秒に
及ぶ。信号線（１９上の入力信号は、両Ｃ０Ｄ（３１）
、 ＋３２１に印加され、夫々信号線ａｆ；１．（Ｓ
Ｆ）のサンプリング信号Ｓｌ、８３に制御されてＣＣＤ
（３＋１ 、 Ｃ３’！Ｉに切替入力される。両ＣＣＤ
（（１） 、 （３２には、クロック駆動回路（２２か
ら・々ス（６０）を介して共通のクロック信号が印加さ
れる。
第２図は、第１図の遅延線（田を詳細に示したものであ
る。ＣＣＪ３１）、θ２はいずれも、ｓｐｓ構造になっ
ている。尚、以下の説明では、一方のＣＣＤｃ３２につ
いて述べることが多いが、この説明は殆んど両Ｃｃ Ｄ
（３１１、０２に該当し、ＣＣＤ ｐＨ内の対応する
構成要素は同じ参照符号の後に”１”を付して第２図に
示されている。ＣＯＤ遅延線素子（１３っは、１６個の
電荷転送セルから成る直列入力レジスタ鏝を有する。
る。ＣＣＪ３１）、θ２はいずれも、ｓｐｓ構造になっ
ている。尚、以下の説明では、一方のＣＣＤｃ３２につ
いて述べることが多いが、この説明は殆んど両Ｃｃ Ｄ
（３１１、０２に該当し、ＣＣＤ ｐＨ内の対応する
構成要素は同じ参照符号の後に”１”を付して第２図に
示されている。ＣＯＤ遅延線素子（１３っは、１６個の
電荷転送セルから成る直列入力レジスタ鏝を有する。
この各セルは４個の電荷転送電極１，２，３．４を有し
、この番号付けされた各電極は、４相クロツク（これは
当該分野で周知の手法でＣＣＤ内の電荷の］ｅゲット（
かたまり）を伝播させる）の１相に対応する。夫々３３
個の電荷転送セルから成る１６個の並列レジスタ（財）
によって、直列入力レジスタ曽は直列出力レジスタ（財
）に接続され、周知のＳＰＳ・ＣＣＤ構造が出来上がる
。信号線（＋５１上の入力信号は、直列入力レジスタｒ
ｅａ 、 （６’ａの各入力ダイオードσ０゜伯！６に
共通に入力される。チャンネル１のＣ’ＣＤＣ３１）の
サンプリング電極σ２には端子鏝からサンプリング信号
Ｓ１が印加され、チャンネル２のＣＣＤ（３３のサツシ
リング電極σ４には端子（至）からサンプリング信号Ｓ
３が印加される。信号線σｅを介して並列レジスタ（財
）、６ａの各転送電極Ｔ１に印加される共通タイミング
信号Ｔ１によって、直列入力レジスタの。
、この番号付けされた各電極は、４相クロツク（これは
当該分野で周知の手法でＣＣＤ内の電荷の］ｅゲット（
かたまり）を伝播させる）の１相に対応する。夫々３３
個の電荷転送セルから成る１６個の並列レジスタ（財）
によって、直列入力レジスタ曽は直列出力レジスタ（財
）に接続され、周知のＳＰＳ・ＣＣＤ構造が出来上がる
。信号線（＋５１上の入力信号は、直列入力レジスタｒ
ｅａ 、 （６’ａの各入力ダイオードσ０゜伯！６に
共通に入力される。チャンネル１のＣ’ＣＤＣ３１）の
サンプリング電極σ２には端子鏝からサンプリング信号
Ｓ１が印加され、チャンネル２のＣＣＤ（３３のサツシ
リング電極σ４には端子（至）からサンプリング信号Ｓ
３が印加される。信号線σｅを介して並列レジスタ（財
）、６ａの各転送電極Ｔ１に印加される共通タイミング
信号Ｔ１によって、直列入力レジスタの。
（６６のデータは夫々並列レジスタ（財）、 （６ｂに
転送される。また、信号線１７ηを介して並列レジスタ
（財）、６石の転送電極ＴＯに印加される共通タイミン
グ信号２のＣ０Ｄ（３２）の直列入力レジスタ畷には、
入力回路（入力ダイオード及びサンプリング電極ｔ′／
４）と最初の４電極電荷転送セルとの間に２つの付加転
送電極σ槌、σ□□□が設けられているが、チャンネル
１のＣＣＤｃ３υにはそのような電極は設けられていな
い。両直列入カレジスタｆ６２１ 、 （６３の転送電
極１〜４には夫々クロック信号φＩＡ〜φ４Ａが印加さ
れる。Ｃ０Ｄ（３１）。
転送される。また、信号線１７ηを介して並列レジスタ
（財）、６石の転送電極ＴＯに印加される共通タイミン
グ信号２のＣ０Ｄ（３２）の直列入力レジスタ畷には、
入力回路（入力ダイオード及びサンプリング電極ｔ′／
４）と最初の４電極電荷転送セルとの間に２つの付加転
送電極σ槌、σ□□□が設けられているが、チャンネル
１のＣＣＤｃ３υにはそのような電極は設けられていな
い。両直列入カレジスタｆ６２１ 、 （６３の転送電
極１〜４には夫々クロック信号φＩＡ〜φ４Ａが印加さ
れる。Ｃ０Ｄ（３１）。
、 ＧＯの両盤列レジスタ（財）、 ６３４）の転送電
極１〜４には夫々クロック信号φＩＢ〜φ４Ｂが印加さ
れる。更ＫＣＣＤ Ｃ３１） 、 Ｃ３Ｂの両直列出力
レジスタ（６ｅ、鈎の転送電極１〜４には夫々クロック
信号φＩＣ〜φ４Ｃが印加され、両直列出力レジスタ（
Ｂ６） 、 （６６）の出力回路内のリセットダート■
、（８ａにはリセットクロックＲが印加される。
極１〜４には夫々クロック信号φＩＢ〜φ４Ｂが印加さ
れる。更ＫＣＣＤ Ｃ３１） 、 Ｃ３Ｂの両直列出力
レジスタ（６ｅ、鈎の転送電極１〜４には夫々クロック
信号φＩＣ〜φ４Ｃが印加され、両直列出力レジスタ（
Ｂ６） 、 （６６）の出力回路内のリセットダート■
、（８ａにはリセットクロックＲが印加される。
要するに、第２図のアナログ遅延線はＳＰＳ構造の２チ
ヤンネルを構成する２個の記憶アレイから成り、各アレ
イは、１６段入力レジスタと、１６×３３段記憶アレイ
と、１６段出力レジスタとから成る。この構成は、高速
信号取込のためにファーストイン・スローアウト（ＦＩ
ＳＯ）モードで動作する。
ヤンネルを構成する２個の記憶アレイから成り、各アレ
イは、１６段入力レジスタと、１６×３３段記憶アレイ
と、１６段出力レジスタとから成る。この構成は、高速
信号取込のためにファーストイン・スローアウト（ＦＩ
ＳＯ）モードで動作する。
第２図の構成以外に、差動入出力信号を有する２つのチ
ャンネルを構成する４個の記憶アレイを単一基板上に作
るようにしてもよい。両チャンネルの駆動には共通のク
ロック信号が用いられる。
ャンネルを構成する４個の記憶アレイを単一基板上に作
るようにしてもよい。両チャンネルの駆動には共通のク
ロック信号が用いられる。
第３図は、第２図の遅延線回路のファーストイン動作モ
ードを示すタイミング図である。このモードの期間は、
φＩＣ〜φ４Ｃクロック及びリセットクロックが高レベ
ルに保持される。φＩＡ〜φ４Ａクロック信号は、この
実施例では、４相ＣＣＤ内で電荷ノクケットを転送させ
る図示のような周知の位相関係で、所望サンプリング周
波数の半分、約２５０ＭＨｚまでの周波数で働く。
ードを示すタイミング図である。このモードの期間は、
φＩＣ〜φ４Ｃクロック及びリセットクロックが高レベ
ルに保持される。φＩＡ〜φ４Ａクロック信号は、この
実施例では、４相ＣＣＤ内で電荷ノクケットを転送させ
る図示のような周知の位相関係で、所望サンプリング周
波数の半分、約２５０ＭＨｚまでの周波数で働く。
信号線（旧上の入力信号は、両入力ダイオード鏝。
σＣＪＫ印加され、入力ｆｆ−）σりがサンプリング信
号Ｓ１の・ξルスで開かれる。すると、入力信号電荷が
入力ダイオード關で決まるレベルまで８１電極ｆｆ６及
びその隣りのφ１１電極階の下の領域に流れ込む。
号Ｓ１の・ξルスで開かれる。すると、入力信号電荷が
入力ダイオード關で決まるレベルまで８１電極ｆｆ６及
びその隣りのφ１１電極階の下の領域に流れ込む。
そこで、入力ブートａ’ａは閉じて、φ１電極（７３１
下に信号電荷が残る。同様に、直列入力レジスタ１６２
の入力ｆ−トσ４が、サンプリング信号５３０）ξルス
によって開かれると、入力信号電荷が、入力ダイオード
ｆｆ０）で決まるレベルまで８３電極σ４及びその隣り
のφ３電極（７ｇＪの下に流入する。そこで、入力デー
トσａが閉じて、φ３１Ｍ、極（７９の下に信号電荷が
残る。
下に信号電荷が残る。同様に、直列入力レジスタ１６２
の入力ｆ−トσ４が、サンプリング信号５３０）ξルス
によって開かれると、入力信号電荷が、入力ダイオード
ｆｆ０）で決まるレベルまで８３電極σ４及びその隣り
のφ３電極（７ｇＪの下に流入する。そこで、入力デー
トσａが閉じて、φ３１Ｍ、極（７９の下に信号電荷が
残る。
チャンネル２ＣＣＤ（３３のサンプリングクロツクＳ３
］位相をチャンネルＩＣＣＤ（３υのサンプリングクロ
ックＳ１の位相と１８０°ずらしておくことにより、各
転送りロックサイクルにつき連続した２つ（各チャンネ
ルに１つ）の入力信号サンプルを取込むことができる。
］位相をチャンネルＩＣＣＤ（３υのサンプリングクロ
ックＳ１の位相と１８０°ずらしておくことにより、各
転送りロックサイクルにつき連続した２つ（各チャンネ
ルに１つ）の入力信号サンプルを取込むことができる。
その後、全信号サンプルは配列Ｏυ。
０２内を同時にクロック駆動され同時に出力端に現われ
る。φ２Ａクロック信号の１６番目毎のパルス発生は禁
止され、代りにＴ１転送信号が発生して直列入力レジス
タ（６２１、ｔ！から夫々並列レジスタ（財）。
る。φ２Ａクロック信号の１６番目毎のパルス発生は禁
止され、代りにＴ１転送信号が発生して直列入力レジス
タ（６２１、ｔ！から夫々並列レジスタ（財）。
（６４）Ｋデータが転送される。並列レジスタ（６４）
、 Ｉ４）内の電荷Ａケラトは、φＩＡ〜φ４Ａの周
波数の１／１６の周波数を有するφＩＢ〜φ４Ｂ信号で
転送される。
、 Ｉ４）内の電荷Ａケラトは、φＩＡ〜φ４Ａの周
波数の１／１６の周波数を有するφＩＢ〜φ４Ｂ信号で
転送される。
Ｔ１信号の３３サイクル後、両遅延線にはデータが満た
され、遅延線の動作はファーストインモードからスロー
アウトモードに切替えられる。そこで、次に第４図のタ
イミング図を参照する。スローアウトモードでは、この
実施例のφＩＡ〜φ４Ａクロック及びφＩＣ〜φ４Ｃク
ロックの周波数は５００ＫＨｚにされ、φＩＢ〜φ４Ｂ
クロック及びＴＯクロックは３１．２５ＫＨｚにされる
。各ＣＣＤ遅延線０１） 、 （３ａの出力は従来の周
知手法で同時に検出される。例えば各直列出力レジスタ
１６ｅ 、 ｄの出力回路にあるリセッ）ＭＯＳ ）ラ
ンシスタ（財）、−に共通のリセット信号が印加される
。ソースフォロアとして働く出力増幅器の湯、すのソー
スで出力端（至）、翰の電圧変化が検出される。
され、遅延線の動作はファーストインモードからスロー
アウトモードに切替えられる。そこで、次に第４図のタ
イミング図を参照する。スローアウトモードでは、この
実施例のφＩＡ〜φ４Ａクロック及びφＩＣ〜φ４Ｃク
ロックの周波数は５００ＫＨｚにされ、φＩＢ〜φ４Ｂ
クロック及びＴＯクロックは３１．２５ＫＨｚにされる
。各ＣＣＤ遅延線０１） 、 （３ａの出力は従来の周
知手法で同時に検出される。例えば各直列出力レジスタ
１６ｅ 、 ｄの出力回路にあるリセッ）ＭＯＳ ）ラ
ンシスタ（財）、−に共通のリセット信号が印加される
。ソースフォロアとして働く出力増幅器の湯、すのソー
スで出力端（至）、翰の電圧変化が検出される。
第２Ａ図は、直列出力レジスタ（６６１，（６６）の出
力回路の他の構成を示す。この例では、出力レジスタ（
財）の最後の電荷転送セル翰と出力ダート翰との間に２
個の付加転送電極（財）、（ハ）が設けられている。
力回路の他の構成を示す。この例では、出力レジスタ（
財）の最後の電荷転送セル翰と出力ダート翰との間に２
個の付加転送電極（財）、（ハ）が設けられている。
リセットＭＯ８）ランシスターにはリセットクロックＲ
２が印加され、他方の直列出力レジスタ（財）の対応す
るリセツ）ＭＯＳ）ランシスタ（財）にハリセットクロ
ックＲ４が印加される。したがって、第１図について説
明した８７０回路のような外部回路はなくてもよい。
２が印加され、他方の直列出力レジスタ（財）の対応す
るリセツ）ＭＯＳ）ランシスタ（財）にハリセットクロ
ックＲ４が印加される。したがって、第１図について説
明した８７０回路のような外部回路はなくてもよい。
４相ＣＣＤを用いる遅延線では、入力信号を４個のＣＯ
Ｄレジスタに切替入力することもできる。これは、第２
図の２個のＣＯＤ構成について説明したように入力側に
各ＣＣＤ毎に順次付加転送電極を設け、入力サンプリン
グ電極に４つの順次異なる位 □相のサンプリング
信号を印加することによって行 □える。
Ｄレジスタに切替入力することもできる。これは、第２
図の２個のＣＯＤ構成について説明したように入力側に
各ＣＣＤ毎に順次付加転送電極を設け、入力サンプリン
グ電極に４つの順次異なる位 □相のサンプリング
信号を印加することによって行 □える。
以上、本発明の好適実施例について説明したが、本発明
の実施に用いられる構成、配置、比率、素子、材料２部
品等について本発明の要旨を逸脱す □ることなく
種々の変更が行えること当業者には明 □らｄ−ｔ
’ 、Ｚ ７）う・
。
の実施に用いられる構成、配置、比率、素子、材料２部
品等について本発明の要旨を逸脱す □ることなく
種々の変更が行えること当業者には明 □らｄ−ｔ
’ 、Ｚ ７）う・
。
本発明の電荷転送装置によれば、直列−並列−□直列構
造の第１及び第２の電荷転送手段の一方の ：直列
入力レジスタの入力側に付加転送電極を設け □た
ので、両電荷転送手段の電荷転送を共通の多相 □
クロック信号で同時に行うことができる。したがって、
周辺回路が簡略化されると共に高速化の制限が緩和され
るので、高速の信号取込装置が実現される。また、第１
及び第２電荷転送手段の他方の直列出力レジスタの出力
側にも付加転送電極を設けることにより、３７８回路（
扇等の外部回路を省略することができる。
造の第１及び第２の電荷転送手段の一方の ：直列
入力レジスタの入力側に付加転送電極を設け □た
ので、両電荷転送手段の電荷転送を共通の多相 □
クロック信号で同時に行うことができる。したがって、
周辺回路が簡略化されると共に高速化の制限が緩和され
るので、高速の信号取込装置が実現される。また、第１
及び第２電荷転送手段の他方の直列出力レジスタの出力
側にも付加転送電極を設けることにより、３７８回路（
扇等の外部回路を省略することができる。
第１図は本発明による電荷転送装置の一実施例のブロッ
ク図、第２及び第２Ａ図は第１図の遅延線の路線図、第
３及び第４図は第１図の装置の動作を説明するためのタ
イミング図である。 図中、（３３、Ｃ３１１は第１及び第２電荷転送手段、
（６汎Ｆ３６は直列入力レジスタ、（財）、６６は直列
出力レジスタ、（７１１０、（７１は付加転送電極を示
す。
ク図、第２及び第２Ａ図は第１図の遅延線の路線図、第
３及び第４図は第１図の装置の動作を説明するためのタ
イミング図である。 図中、（３３、Ｃ３１１は第１及び第２電荷転送手段、
（６汎Ｆ３６は直列入力レジスタ、（財）、６６は直列
出力レジスタ、（７１１０、（７１は付加転送電極を示
す。
Claims (1)
- 【特許請求の範囲】 １、夫々直列入力レジスタ、並列レジスタ、直列出力レ
ジスタを含む直列−並列−直列構造の第１及び第２電荷
転送手段を具え、上記第１電荷転送手段の直列入力レジ
スタはその入力側に付加転送電極を有し、共通アナログ
入力信号が上記第１及び第２電荷転送手段に切替入力さ
れると共に、上記第１及び第２電荷転送手段内の電荷転
送が共通の多相クロック信号で同時に行われることを特
徴とする電荷転送装置。 ２、上記第２電荷転送手段の直列出力レジスタはその出
力側に付加転送電極を有することを特徴とする特許請求
の範囲第１項記載の電荷転送装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US730921 | 1985-05-06 | ||
| US06/730,921 US4648072A (en) | 1985-05-06 | 1985-05-06 | High speed data acquisition utilizing multiplex charge transfer devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61250899A true JPS61250899A (ja) | 1986-11-07 |
| JPH0346919B2 JPH0346919B2 (ja) | 1991-07-17 |
Family
ID=24937345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61096604A Granted JPS61250899A (ja) | 1985-05-06 | 1986-04-25 | 電荷転送装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4648072A (ja) |
| EP (1) | EP0212766B1 (ja) |
| JP (1) | JPS61250899A (ja) |
| CA (1) | CA1243404A (ja) |
| DE (1) | DE3689247T2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4809222A (en) * | 1986-06-20 | 1989-02-28 | Den Heuvel Raymond C Van | Associative and organic memory circuits and methods |
| FR2608816B1 (fr) * | 1986-12-19 | 1989-03-31 | Thomson Csf | Dispositif de multiplexage analogique par dispositifs a transfert de charge et son application a la lecture de signaux issus d'une structure matricielle de photodetecteurs |
| US4922452A (en) * | 1987-11-16 | 1990-05-01 | Analytek, Ltd. | 10 Gigasample/sec two-stage analog storage integrated circuit for transient digitizing and imaging oscillography |
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| JP2821194B2 (ja) * | 1989-09-25 | 1998-11-05 | オリンパス光学工業株式会社 | 電荷転送素子とその駆動方法 |
| JP2760655B2 (ja) * | 1990-11-22 | 1998-06-04 | 株式会社東芝 | 電荷転送装置の駆動回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US3810126A (en) * | 1972-12-29 | 1974-05-07 | Gen Electric | Recirculation mode analog bucket-brigade memory system |
| US4134028A (en) * | 1977-03-07 | 1979-01-09 | Rca Corporation | Charge transfer circuits with compensation for transfer losses |
| US4223233A (en) * | 1977-05-26 | 1980-09-16 | Raytheon Company | Charge transfer device input circuitry |
| FR2428945A1 (fr) * | 1978-06-13 | 1980-01-11 | Thomson Csf | Dispositif de numerisation de signaux transitoires |
| US4280066A (en) * | 1978-11-16 | 1981-07-21 | General Electric Company | Charge transfer apparatus |
| US4251754A (en) * | 1979-09-04 | 1981-02-17 | Tektronix, Inc. | Digital oscilloscope with reduced jitter due to sample uncertainty |
| US4573033A (en) * | 1983-07-18 | 1986-02-25 | Rca Corporation | Filter circuit for digital-to-analog converter |
-
1985
- 1985-05-06 US US06/730,921 patent/US4648072A/en not_active Expired - Fee Related
-
1986
- 1986-02-19 DE DE3689247T patent/DE3689247T2/de not_active Expired - Fee Related
- 1986-02-19 EP EP86301141A patent/EP0212766B1/en not_active Expired - Lifetime
- 1986-02-27 CA CA000502859A patent/CA1243404A/en not_active Expired
- 1986-04-25 JP JP61096604A patent/JPS61250899A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5517865A (en) * | 1978-07-26 | 1980-02-07 | Toshiba Corp | Delay time variable delay line and its driving method |
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Also Published As
| Publication number | Publication date |
|---|---|
| DE3689247D1 (de) | 1993-12-09 |
| EP0212766A3 (en) | 1989-06-07 |
| DE3689247T2 (de) | 1994-05-26 |
| US4648072A (en) | 1987-03-03 |
| JPH0346919B2 (ja) | 1991-07-17 |
| EP0212766A2 (en) | 1987-03-04 |
| EP0212766B1 (en) | 1993-11-03 |
| CA1243404A (en) | 1988-10-18 |
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