JPH0347743B2 - - Google Patents
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- JPH0347743B2 JPH0347743B2 JP60210431A JP21043185A JPH0347743B2 JP H0347743 B2 JPH0347743 B2 JP H0347743B2 JP 60210431 A JP60210431 A JP 60210431A JP 21043185 A JP21043185 A JP 21043185A JP H0347743 B2 JPH0347743 B2 JP H0347743B2
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- JP
- Japan
- Prior art keywords
- output
- fet
- mis
- protection
- breakdown voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/811—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、MIS形トランジスタのゲートおよ
び拡散層（ソースあるいはドレイン）の保護に係
わるもので、特にMOS ICの出力端を保護するた
めの静電保護回路に関する。
び拡散層（ソースあるいはドレイン）の保護に係
わるもので、特にMOS ICの出力端を保護するた
めの静電保護回路に関する。
一般に、MOS形集積回路における出力回路は、
例えば第６図に示すように構成されている。すな
わち、出力パツト１１には、電源VDDとVSS間に
直列接続された出力MOS FET１２，１３の接
続点が接続されており、この出力MOS FET１
２，１３が内部回路１４から供給される信号Ｓ
１，Ｓ２によつて導通制御され、上記出力パツト
１１から出力信号Doutを得る。上記出力パツト
１１に接続された出力MOS FET１３のドレイ
ンとしての拡散層のブレークダウン電圧VBは、
ゲート、ドレイン間の酸化膜の耐圧VOXよりも通
常は低く設定されており、ゲート、ドレイン間の
酸化膜は、上記ドレインとしての拡散層のブレー
クダウンにより、出力パツト１１に印加される
（外部から）過大電圧から保護されている。上記
出力MOS FET１３のドレインとしての拡散層
は比較的大きな面積を有しており、容量も大き
く、且つ上述したようにVOX＞VBであるため、出
力パツト１１にサージ電圧等の過大電圧が印加さ
れても充分に保護が可能である。
例えば第６図に示すように構成されている。すな
わち、出力パツト１１には、電源VDDとVSS間に
直列接続された出力MOS FET１２，１３の接
続点が接続されており、この出力MOS FET１
２，１３が内部回路１４から供給される信号Ｓ
１，Ｓ２によつて導通制御され、上記出力パツト
１１から出力信号Doutを得る。上記出力パツト
１１に接続された出力MOS FET１３のドレイ
ンとしての拡散層のブレークダウン電圧VBは、
ゲート、ドレイン間の酸化膜の耐圧VOXよりも通
常は低く設定されており、ゲート、ドレイン間の
酸化膜は、上記ドレインとしての拡散層のブレー
クダウンにより、出力パツト１１に印加される
（外部から）過大電圧から保護されている。上記
出力MOS FET１３のドレインとしての拡散層
は比較的大きな面積を有しており、容量も大き
く、且つ上述したようにVOX＞VBであるため、出
力パツト１１にサージ電圧等の過大電圧が印加さ
れても充分に保護が可能である。
しかし、近年、各素子の微細化に伴なつて出力
回路の静電破壊の問題が大きくクローズアツプさ
れている。これは、微細化よりゲート酸化膜厚が
薄くなつて絶縁破壊耐圧VOXが低下するだけでな
く、MOS FETのホツトキヤリア効果抑制のた
めにLDD（Lightly Doped Drain）あるいはGD
（Graided Drain）構造が導入されてきているこ
とによる。上記LDDあるいはGD構造は、ドレイ
ン領域の一部または全部をこのドレイン領域と同
一導電形で低不純物濃度の拡散層で被うことによ
り、ゲート電極近傍のドレイン領域での電界集中
を緩和してMOS FETの動作時におけるホツト
キヤリアの発生を抑制するもので、ホツトキヤリ
ア発生に伴なうデバイスの特性低下を抑制してい
る。このような構成は上記出力MOS FET１２，
１３にも用いられる。
回路の静電破壊の問題が大きくクローズアツプさ
れている。これは、微細化よりゲート酸化膜厚が
薄くなつて絶縁破壊耐圧VOXが低下するだけでな
く、MOS FETのホツトキヤリア効果抑制のた
めにLDD（Lightly Doped Drain）あるいはGD
（Graided Drain）構造が導入されてきているこ
とによる。上記LDDあるいはGD構造は、ドレイ
ン領域の一部または全部をこのドレイン領域と同
一導電形で低不純物濃度の拡散層で被うことによ
り、ゲート電極近傍のドレイン領域での電界集中
を緩和してMOS FETの動作時におけるホツト
キヤリアの発生を抑制するもので、ホツトキヤリ
ア発生に伴なうデバイスの特性低下を抑制してい
る。このような構成は上記出力MOS FET１２，
１３にも用いられる。
このため、以下に記すような理由により静電破
壊耐量の低下を生ずる。
壊耐量の低下を生ずる。
まず、低濃度不純物領域の導入によりブレーク
ダウン電圧VBが上昇し、且つ放電経路に上記低
濃度不純物領域の抵抗値が加わる。すなわち、
GD構造のMOS FET（前記第６図における出力
MOS FET１３を例に取る）には第７図に示す
ようにドレイン領域１５、ソース領域１６間に低
濃度不純物領域１７，１８による抵抗RD1，RD2
が存在し、第８図に示すような等価回路となる。
なお、第７図において、１９は半導体基板、２０
１，２０2はフイールド絶縁膜、２１はゲート電極
である。
ダウン電圧VBが上昇し、且つ放電経路に上記低
濃度不純物領域の抵抗値が加わる。すなわち、
GD構造のMOS FET（前記第６図における出力
MOS FET１３を例に取る）には第７図に示す
ようにドレイン領域１５、ソース領域１６間に低
濃度不純物領域１７，１８による抵抗RD1，RD2
が存在し、第８図に示すような等価回路となる。
なお、第７図において、１９は半導体基板、２０
１，２０2はフイールド絶縁膜、２１はゲート電極
である。
上述した理由により出力パツト１１に外部から
印加されたサージ電圧により発生した電荷の放電
が抑制され、ドレイン領域１５としての拡散層の
電位がブレークダウン電圧VBをはるかに越え、
ゲート、ドレイン間の酸化膜の耐圧VOXを越えて
絶縁破壊が生ずる可能性がある。
印加されたサージ電圧により発生した電荷の放電
が抑制され、ドレイン領域１５としての拡散層の
電位がブレークダウン電圧VBをはるかに越え、
ゲート、ドレイン間の酸化膜の耐圧VOXを越えて
絶縁破壊が生ずる可能性がある。
また、放電電流をＩ、放電経路の抵抗値をＲと
すると、I2Rなるジユール熱が発生する。ここで
Ｒは上記抵抗RDにその他の寄生抵抗を加えた値
となる。このジユール熱によりデバイスの熱的な
破壊が発生する。特に、第８図に示すように、ド
レイン領域１５としての拡散層がコンタクトホー
ル２２を介してAl−Si配線２３で出力パツト１
１に接続されている場合には、発生した熱により
アルミ（Al）中のシリコン（Si）の固容度が増
大し、たりなくなつたシリコンが拡散層（ドレイ
ン領域１５）から供給されるため、Alアロイス
パイク２４が発生してこの拡散層が破壊される。
あるいは、発生した熱によりシリコンまたは酸化
膜の熱的な破壊が生じたり、ジヤンクシヨン部分
またはゲート、ドレイン間の酸化膜の劣化や破壊
が生ずる。
すると、I2Rなるジユール熱が発生する。ここで
Ｒは上記抵抗RDにその他の寄生抵抗を加えた値
となる。このジユール熱によりデバイスの熱的な
破壊が発生する。特に、第８図に示すように、ド
レイン領域１５としての拡散層がコンタクトホー
ル２２を介してAl−Si配線２３で出力パツト１
１に接続されている場合には、発生した熱により
アルミ（Al）中のシリコン（Si）の固容度が増
大し、たりなくなつたシリコンが拡散層（ドレイ
ン領域１５）から供給されるため、Alアロイス
パイク２４が発生してこの拡散層が破壊される。
あるいは、発生した熱によりシリコンまたは酸化
膜の熱的な破壊が生じたり、ジヤンクシヨン部分
またはゲート、ドレイン間の酸化膜の劣化や破壊
が生ずる。
この発明は上記のような事情に鑑みてなされた
もので、その目的とするところは、出力回路の静
電破壊を防止できる静電保護回路を提供すること
である。
もので、その目的とするところは、出力回路の静
電破壊を防止できる静電保護回路を提供すること
である。
すなわち、この発明においては、上記の目的を
達成するために出力パツトと接地点間に保護
MOS FETを設け、この保護MOS FETのゲー
トを接地点に接続することにより、出力パツトへ
の過大電圧の印加時に出力MOS FETに流れる
電流を分流するようにしている。
達成するために出力パツトと接地点間に保護
MOS FETを設け、この保護MOS FETのゲー
トを接地点に接続することにより、出力パツトへ
の過大電圧の印加時に出力MOS FETに流れる
電流を分流するようにしている。
以下、この発明の一実施例について図面を参照
して説明する。第１図において、前記第６図と同
一構成部には同じ符号を付してその詳細な説明は
省略する。すなわち、出力パツト１１と接地点
VSS間に保護MOS FET２４を設け、このMOS
FET２４のゲートを接地点VSSに接続している。
して説明する。第１図において、前記第６図と同
一構成部には同じ符号を付してその詳細な説明は
省略する。すなわち、出力パツト１１と接地点
VSS間に保護MOS FET２４を設け、このMOS
FET２４のゲートを接地点VSSに接続している。
第２図ないし第４図はそれぞれ、上記第１図の
回路における保護MOS FET２４および出力
MOS FET１３の断面構成を示している。第２
図における半導体基板２５の表面には、素子分離
のためのフイールド絶縁膜２６1，２６2が形成さ
れる。上記フイールド絶縁膜２６1，２６2によつ
て規定された上記半導体基板２５の表面領域に
は、保護MOS FET２４のソース領域２７、保
護MOS FET２４および出力MOS FET１３の
共通ドレイン領域２８、および出力MOS FET
１３のソース領域２９がそれぞれ形成される。ま
た、上記出力MOS FET１３のソース領域２９
およびドレイン領域（共通ドレイン領域２８の一
部）にはそれぞれ、低濃度の不純物領域３０1，
３０2が形成される。上記ソース領域２７、共通
ドレイン領域２８間の半導体基板２５上には、絶
縁膜を介してデート電極３１が形成されて保護
MOS FET２４が形成される。上記ソース領域
２９、共通ドレイン領域２８間の半導体基板２５
上には、絶縁膜を介してゲート電極３２が形成さ
れて出力MOS FET１３が形成される。そして、
上記ソース領域２７およびデート電極３１が配線
層３３1を介して接地点VSSへ、共通ドレイン領域
２８が配線層３３2を介して出力パツト１１へ、
上記ソース領域２９が配線層３３3を介して接地
点VSSへそれぞれ接続されて成る。なお、３４は
層間絶縁膜である。
回路における保護MOS FET２４および出力
MOS FET１３の断面構成を示している。第２
図における半導体基板２５の表面には、素子分離
のためのフイールド絶縁膜２６1，２６2が形成さ
れる。上記フイールド絶縁膜２６1，２６2によつ
て規定された上記半導体基板２５の表面領域に
は、保護MOS FET２４のソース領域２７、保
護MOS FET２４および出力MOS FET１３の
共通ドレイン領域２８、および出力MOS FET
１３のソース領域２９がそれぞれ形成される。ま
た、上記出力MOS FET１３のソース領域２９
およびドレイン領域（共通ドレイン領域２８の一
部）にはそれぞれ、低濃度の不純物領域３０1，
３０2が形成される。上記ソース領域２７、共通
ドレイン領域２８間の半導体基板２５上には、絶
縁膜を介してデート電極３１が形成されて保護
MOS FET２４が形成される。上記ソース領域
２９、共通ドレイン領域２８間の半導体基板２５
上には、絶縁膜を介してゲート電極３２が形成さ
れて出力MOS FET１３が形成される。そして、
上記ソース領域２７およびデート電極３１が配線
層３３1を介して接地点VSSへ、共通ドレイン領域
２８が配線層３３2を介して出力パツト１１へ、
上記ソース領域２９が配線層３３3を介して接地
点VSSへそれぞれ接続されて成る。なお、３４は
層間絶縁膜である。
このような構成では、保護MOS FET２４の
ソース・ドレイン領域には低濃度拡散を行なつて
いないので、そのドレインジヤンクシヨン耐圧は
出力MOS FET１３より低くなり、且つ等価的
な抵抗も低くなるので、出力パツト１１に印加さ
れたサージ電圧により発生した電荷は、保護
MOS FET２４を介して効果的に接地点VSSに導
びかれる。
ソース・ドレイン領域には低濃度拡散を行なつて
いないので、そのドレインジヤンクシヨン耐圧は
出力MOS FET１３より低くなり、且つ等価的
な抵抗も低くなるので、出力パツト１１に印加さ
れたサージ電圧により発生した電荷は、保護
MOS FET２４を介して効果的に接地点VSSに導
びかれる。
第３図および第４図はそれぞれ、出力MOS
FET１３のドレインジヤンクシヨン耐圧よりも
保護MOS FET２４のドレインジヤンクシヨン
耐圧を低下させるための他の構成例を示してい
る。第３図においては、保護MOS FET２４の
ドレイン領域（共通ドレイン領域２８の一部）に
この領域と逆導電形の高濃度不純物領域３５を設
けている。また、第４図においては、保護MOS
FET２４のソース領域２７、共通ドレイン領域
２８間のチヤネル領域に、これらの領域と逆導電
形の高濃度不純物領域３６を設けている。この高
濃度不純物領域３６は、デート電極３１の形成前
に設けられる。
FET１３のドレインジヤンクシヨン耐圧よりも
保護MOS FET２４のドレインジヤンクシヨン
耐圧を低下させるための他の構成例を示してい
る。第３図においては、保護MOS FET２４の
ドレイン領域（共通ドレイン領域２８の一部）に
この領域と逆導電形の高濃度不純物領域３５を設
けている。また、第４図においては、保護MOS
FET２４のソース領域２７、共通ドレイン領域
２８間のチヤネル領域に、これらの領域と逆導電
形の高濃度不純物領域３６を設けている。この高
濃度不純物領域３６は、デート電極３１の形成前
に設けられる。
なお、第２図ないし第４図において保護MOS
FET２４および出力MOS FET１３のドレイン
領域を共通に形成したが、別々に形成しても良い
のはもちろんである。
FET２４および出力MOS FET１３のドレイン
領域を共通に形成したが、別々に形成しても良い
のはもちろんである。
第５図は、前記第１図の回路にサージ電圧が印
加された際の等価回路を示している。出力パツト
１１には、容量Ｃのキヤパシタ３７に蓄積された
電荷がスイツチ３８を介して供給（電圧Ｖ）され
る。これによつてまず保護MOS FET２４がブ
レークダウンを生じ、次に（または同時に）出力
MOS FET１３がブレークダウンを生ずる。従
つて、出力パツト１１に印加された静電エネルギ
ー（１／２CV2）を持つた電荷は、MOS FET２４， １３の等価的な抵抗RP，Ｒを介して接地点VSSに
放電される。
加された際の等価回路を示している。出力パツト
１１には、容量Ｃのキヤパシタ３７に蓄積された
電荷がスイツチ３８を介して供給（電圧Ｖ）され
る。これによつてまず保護MOS FET２４がブ
レークダウンを生じ、次に（または同時に）出力
MOS FET１３がブレークダウンを生ずる。従
つて、出力パツト１１に印加された静電エネルギ
ー（１／２CV2）を持つた電荷は、MOS FET２４， １３の等価的な抵抗RP，Ｒを介して接地点VSSに
放電される。
今、保護MOS FET２４を設けない（RP＝∽）
とすると、上記静電エネルギー（１／２CV2）が出 力MOS FET１３の部分で熱に変換されるが、
保護MOS FET２４を設けることにより発熱量
が分割される。ここでRPの発熱量をP1，Ｒの発
熱量をP2とすると、 P1≒１／２CV2Ｒ／Ｒ＋RP ……(1) P2≒１／２CV2RP／Ｒ＋RP ……(2) となる。例えばRPとＲがほぼ等しいとすると、
発熱量は、 P1＝P2＝１／４CV2 ……(3) となり、出力MOS FET１３の発熱量を低減で
きる。
とすると、上記静電エネルギー（１／２CV2）が出 力MOS FET１３の部分で熱に変換されるが、
保護MOS FET２４を設けることにより発熱量
が分割される。ここでRPの発熱量をP1，Ｒの発
熱量をP2とすると、 P1≒１／２CV2Ｒ／Ｒ＋RP ……(1) P2≒１／２CV2RP／Ｒ＋RP ……(2) となる。例えばRPとＲがほぼ等しいとすると、
発熱量は、 P1＝P2＝１／４CV2 ……(3) となり、出力MOS FET１３の発熱量を低減で
きる。
また、LDDあるいはGD構造のMOS FETは、
低濃度不純物領域の抵抗値が高く、且つ発熱エリ
アが小さいため温度上昇がはげしいが、保護
MOS FETとして低濃度不純物領域を形成しな
いMOS FETを設けたので、発熱量が大きくと
も発熱エリアが広く分布するため（単位体積当り
の発熱量が小さいため）、温度上昇は少なく熱破
壊強も高い。さらに、低不純物濃度領域がないジ
ヤンクシヨンでは、そのブレークダウン耐圧が低
く、且つ等価抵抗も小さくなるのでパターン面積
も小さくて済む。
低濃度不純物領域の抵抗値が高く、且つ発熱エリ
アが小さいため温度上昇がはげしいが、保護
MOS FETとして低濃度不純物領域を形成しな
いMOS FETを設けたので、発熱量が大きくと
も発熱エリアが広く分布するため（単位体積当り
の発熱量が小さいため）、温度上昇は少なく熱破
壊強も高い。さらに、低不純物濃度領域がないジ
ヤンクシヨンでは、そのブレークダウン耐圧が低
く、且つ等価抵抗も小さくなるのでパターン面積
も小さくて済む。
なお、上記実施例では出力パツト１１と接地点
間にMOS FET２４を設けたが、ダイオードを
設け、このダイオードのブレークダウンを利用し
ても同様な効果が得られる。
間にMOS FET２４を設けたが、ダイオードを
設け、このダイオードのブレークダウンを利用し
ても同様な効果が得られる。
〔発明の効果〕
以上説明したようにこの発明によれば、出力回
路の静電破壊を防止できる静電保護回路が得られ
る。
路の静電破壊を防止できる静電保護回路が得られ
る。
第１図はこの発明の一実施例に係わる静電保護
回路を示す図、第２図ないし第４図はそれぞれ上
記第１図における保護MOS FETと出力MOS
FETの構成例を示す断面図、第５図は上記第１
図の回路にサージ電圧が印加された時の等価回路
図、第６図ないし第９図はそれぞれ出力パツド側
の静電破壊現象について説明するための図であ
る。 １１……出力パツド、１２，１３……出力
MOS FET、２４……保護MOS FET。
回路を示す図、第２図ないし第４図はそれぞれ上
記第１図における保護MOS FETと出力MOS
FETの構成例を示す断面図、第５図は上記第１
図の回路にサージ電圧が印加された時の等価回路
図、第６図ないし第９図はそれぞれ出力パツド側
の静電破壊現象について説明するための図であ
る。 １１……出力パツド、１２，１３……出力
MOS FET、２４……保護MOS FET。
Claims (1)
- 【特許請求の範囲】 １ MIS形半導体装置における出力パツドと接地
点間に、ゲートが接地点に接続された保護MIS
FETを設け、出力MIS FETに流れるサージ電流
を分流する如く構成したことを特徴とする静電保
護回路。 ２ 前記保護MIS FETのジヤンクシヨン耐圧
は、前記出力MIS FETのジヤンクシヨン耐圧よ
り低いことを特徴とする特許請求の範囲第１項記
載の静電保護回路。 ３ 前記出力MIS FETがLDD構造あるいはGD
構造による低濃度不純物領域を有する場合、前記
保護MIS FETには低濃度不純物領域を形成しな
いことによりジヤンクシヨン耐圧を出力MIS
FETより低く設定することを特徴とする特許請
求の範囲第２項記載の静電保護回路。 ４ 前記保護MIS FETのチヤネル領域の不純物
濃度を高く設定することによりジヤンクシヨン耐
圧を出力MIS FETより低く設定することを特徴
とする特許請求の範囲第２項記載の静電保護回
路。 ５ 前記保護MIS FETのドレイン領域に、この
領域と逆導電形の不純物領域を形成することによ
り、ジヤンクシヨン耐圧を出力MIS FETより低
く設定することを特徴とする特許請求の範囲第２
項記載の静電保護回路。 ６ MIS形半導体装置における出力パツドと接地
点間に、ジヤンクシヨン耐圧が出力MIS FETよ
りも低い保護ダイオードのカソード、アノード間
を接続し、この保護ダイオードのブレークダウン
により出力MIS FETに流れるサージ電流を分流
する如く構成したことを特徴とする静電保護回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60210431A JPS6269660A (ja) | 1985-09-24 | 1985-09-24 | 静電保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60210431A JPS6269660A (ja) | 1985-09-24 | 1985-09-24 | 静電保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6269660A JPS6269660A (ja) | 1987-03-30 |
| JPH0347743B2 true JPH0347743B2 (ja) | 1991-07-22 |
Family
ID=16589205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60210431A Granted JPS6269660A (ja) | 1985-09-24 | 1985-09-24 | 静電保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6269660A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2712162B2 (ja) * | 1987-01-22 | 1998-02-10 | セイコーエプソン株式会社 | 半導体装置 |
| JP2748938B2 (ja) * | 1988-06-09 | 1998-05-13 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPH0268457U (ja) * | 1988-11-11 | 1990-05-24 | ||
| ES2055795T3 (es) * | 1988-11-22 | 1994-09-01 | At & T Corp | Separador de salida de circuito integrado que tiene proteccion de esd mejorada. |
| CN100405622C (zh) * | 1997-01-31 | 2008-07-23 | 松下电器产业株式会社 | 半导体发光装置 |
| JP2007214267A (ja) * | 2006-02-08 | 2007-08-23 | Seiko Instruments Inc | 半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61119073A (ja) * | 1984-11-15 | 1986-06-06 | Nec Corp | 集積回路 |
-
1985
- 1985-09-24 JP JP60210431A patent/JPS6269660A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6269660A (ja) | 1987-03-30 |
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