JPH0348471A - ジョセフソン素子及びその製造方法 - Google Patents
ジョセフソン素子及びその製造方法Info
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- JPH0348471A JPH0348471A JP1184145A JP18414589A JPH0348471A JP H0348471 A JPH0348471 A JP H0348471A JP 1184145 A JP1184145 A JP 1184145A JP 18414589 A JP18414589 A JP 18414589A JP H0348471 A JPH0348471 A JP H0348471A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
ジョセフソン素子に関し、
ゲートや抵抗素子の面積を小さくして高集積化を実現し
、高機能性と共に高速性を保持するジョセフソン素子お
よびその製造方法を提供することを目的とし、 基板上に形成された抵抗層と、前記抵抗層上に形威され
て接続するＮｂ（ニオブ〉層とを有するジョセフソン素
子において、前記抵抗層がＺｒ《ジルコニウム）から形
成されているように楕成する． ［産業上の利用分野］ 本発明はジョセフソン素子に関する． 近年、Ｎｂ／ＡＪ （アルミニウム〉酸化物／Ｎｂ梢
遣のジョセフソン接合を用いた集積回路の高速動作につ
いて、数多くの報告がなされている．こうしたジョセフ
ソン集積回路において、複雑な計算を行なわせるために
は論理ゲートの数を増やすことが必要であるが、その反
面、ゲート数が増加すると遅延時間の増大を招き、計算
速度が遅くなるという問題がある． 従って、ゲートの面積を小さくして高集積化を図ること
により、高機能性と共に高速性を保持することが要望さ
れている． ［従来の技術］ 従来のジョセフソン素子は、Ｎｂ／Ａｊ酸化物／Ｎｂ構
造により接合部を形成し、また誘電体及び抵抗体として
それぞれＳｉＯ２ ＜シリコン酸化膜）及びＭｏ（モリ
ブデン）を用いて作製していた． すなわち第４図に示されるように、例えばＳ１（シリフ
ン）基板２上にＮｂグランドプレーン層４が形成され、
さらにこのＮｂグランドプレーン層４上に、ＳｉＯ２か
らなる誘電体層６を介して、Ｍｏ抵抗層２６が形成され
ている． またＮｂグランドプレーン層４上に、誘電体層６を介し
て、Ｎｂ下部電極層２８ａ．２８ｂ，２８ｃが形成され
、さらにＮｂ下部＠極層２８ａは、誘電体層６に開口さ
れたスルーホールを介して、Ｎｂグランドプレーン層４
に接続されている．そしてＮｂ下部＊＊層２８ａ，２８
ｂはそれぞれＭＯ抵抗層２６と接続されて−いるが、そ
の接続部を除（Ｍｏ抵抗層２６とＮｂＴ部電極層２８ａ
．２８ｂとの間には、Ｓ１０ｉからなる抵抗保護層３０
が設けられている． さらにＮｂ下部電極層２８ｂ上には、ＡＪ層及びＡｊＭ
化物層からなるバリア層１４ａ及びＮｂ上部！極層１６
ａが順に形成され、ジョセフソン接合を構成している． そしてこれらのＮｂ下部＠極層２ ８ ａ ＋ ２ ８
ｂ ，２８ｃ，Ｎｂ上部電極層１６ａ上には、Ｓ１０
２からなる誘電体層１８が形成されている．さらにこの
誘ｔ＃層１８上にＮ ｂ ｌｉｔ！線層２４が形成され
、誘電体層１８に開口されたコンタクトホールを介して
、それぞれＮｂ上部電極層１６ａ及びＮｂ下部電極層１
２ｃとに接続されている． このように従来のジョセフソン素子においては、Ｍｏ抵
抗層２６とＮｂ下部電極層２８ａ，２８ｂとの間に抵抗
保護層３０が設けられている．この抵抗層３０は、Ｍｏ
抵抗層２６とこのＭｏ抵抗層２６に接続するＮｂ下部電
極層２８ａ，２８ｂとを形成する際に、必要とされるも
のである．すなわち、誘電体層６上にＭＯ抵抗層２６を
形成した後、全面にＮｂ層を堆積し、さらに例えばＣＦ
．を使用したＲＩＥ（反応性イオンエッチング）加工に
よりパターニングしてＮｂ下部電極層２８ａ，２８ｂを
形成するが、このときＣ Ｆ ４を使用したＲＩＥはＭ
ｏ抵抗Ｍ２６とＮｂ下部電極層２８ａ．２８ｂとに対し
てほぼ同じエッチング速度であるため、両者に対して選
択性を持ち得ない．従ってＮｂ下部′ｒ４極層２８ａ，
２８ｂを形成する際のオーバーエッチングによって下地
のＭｏ抵抗層２６までもエッチングされ、シート抵抗値
が不安定になる．このためＭｏ抵抗層２６とＮｂ下部電
極層２８ａ，２８ｂとの間に、エッチングストッパーと
して抵抗保護層３０が必要となる．なお、Ｃ Ｆ ４以
外にも、ＭＯ層とＮｂ層に対して選択性のあるガスが見
当たらない． ［発明が解決しようとする課題］ このように従来のジョセフソン素子においては、Ｍｏ抵
抗層とＮｂ下部電極層との間に抵抗保護層が設けられる
．そしてこの抵抗保護層を形戒する際のマスクアライン
メント精度分が通常１μｍ程度必要なため、例えばＳＱ
ｔＪＩＤ（量子干渉効果素子〉のダンピング抵抗の保護
抵抗層の面積の縮小化を図ることが困難であった．従っ
て、Ｎｂ／Ａｊ酸化物／Ｎｂの接合面積を小さくしてゲ
ート内インダクタンスの占める面積を縮小しても、全体
としてゲート面積を縮小化することができないという問
題があった． またＳＱｔＪ Ｉ Ｄのサプライ抵抗も、ゲートの縮小
化に伴い相対的に占有面積が大きくなっていてその縮小
化が求められているが、やはり抵抗保護層が必要なため
に、その占有面積を縮小化することが困難であるという
問題があった．さらにダンピング抵抗より抵抗値の高い
サプライ抵抗を縮小するためにＭｏ抵抗層を薄くする方
法があるが、Ｍｏはシート抵抗値が比較的小さいために
その制御が難しく安定性が損なわれるという問題もあっ
た． そこで本発明は、ゲートや抵抗素子の面積を小さくして
高集積化を実現し、高機能性と共に高速性を保持するジ
ョセフソン素子およびその製造方法を提供することを目
的とする． ［課題を解決するための手段］ 上記課題は、基板上に形成された抵抗層と、前記抵抗層
上に形或され、前記抵抗層に接続するＮｂ層とを有する
ジョセフソン素子において、前記抵抗層がＺｒから形成
されていることを特徴とするジョセフソン素子によって
達成される．また、上記課題は、基板上にＺｒ抵抗層を
形成する工程と、前記Ｚｒ抵抗層上にＮｂｌを形成する
工程と、前記Ｎｂ層を前記Ｚｒ抵抗層に対して選択的に
エッチングする工程とを有すること特徴とするジョセフ
ソン素子の製造方法によって達成される． ［作 用］ すなわち本発明は、ＣＦ．を使用したＲＩＥによるエッ
チング速度がＮｂよりも１桁程度小さいＺｒを用いて抵
抗層を形成しているため、Ｚｒ抵抗層とＮｂ層との間に
エッチングストッパーとしての抵抗保護層を必要としな
い．従って、抵抗保護層を形威する際のマスクアライン
メント精度分の寸法だけゲートや抵抗素子の面積を縮小
することができる． またＺｒはＭｏに比べてシート抵抗値が５倍程度大きい
ため、その分だけ抵抗素子を短くしてその面積を縮小す
ることができる． さらに抵抗保護層を形成するためのフォトマスクが無用
となり、フォトマスクの数が従来よりも１つ少なく，て
済むため、製造プロセスが簡略化されて作製期間を短縮
することができると共に、歩留まりを向上させることが
できる． ［実施例］ 以下、本発明を図示する実施例に基づいて具体的に説明
する． 第１図は、本発明の一実施例によるジョセフソン素子を
示す断面図である． 例えばＳｌ基板２上に、厚さ２００〜３００ｎｍのＮｂ
グランドプレーンＮ４が形成されている．そしてこのＮ
ｂグランドプレーン層４上に、厚さ２００〜３００ｎｍ
のＳｉｎ２からなる誘電体層６を介して、厚さ５０〜１
００ｎｍのＺｒ抵抗層８が形成されている．なお、この
Ｚｒ抵抗層８の厚さは、設定する抵抗値によって変更さ
れる．またＮｂグランドプレーン層４上には、誘電体層
６を介して、厚さ２００ｎｍのＮｂ下部電極層１２ａ，
１２ｂ，１２ｃが形成されている．そしてＮｂ下部電極
層１２ａ，１２ｂはそれぞれＺｒ抵抗層８と接続され、
またＮｂ下部電極層１２ａは誘電体層６に開口されたス
ルーホールを介して、Ｎｂグランドプレーン層４に接続
されている．さらにＮｂ下部電極層１２ｂ上には、厚さ
６ｎｍのＡｊ層及びＡｊ酸化物層からなるバリア層１４
ａ及び厚さ２００ｎｍのＮｂ上部電極層１６ａが順に形
成され、ジョセフソン接合を構威している。
、高機能性と共に高速性を保持するジョセフソン素子お
よびその製造方法を提供することを目的とし、 基板上に形成された抵抗層と、前記抵抗層上に形威され
て接続するＮｂ（ニオブ〉層とを有するジョセフソン素
子において、前記抵抗層がＺｒ《ジルコニウム）から形
成されているように楕成する． ［産業上の利用分野］ 本発明はジョセフソン素子に関する． 近年、Ｎｂ／ＡＪ （アルミニウム〉酸化物／Ｎｂ梢
遣のジョセフソン接合を用いた集積回路の高速動作につ
いて、数多くの報告がなされている．こうしたジョセフ
ソン集積回路において、複雑な計算を行なわせるために
は論理ゲートの数を増やすことが必要であるが、その反
面、ゲート数が増加すると遅延時間の増大を招き、計算
速度が遅くなるという問題がある． 従って、ゲートの面積を小さくして高集積化を図ること
により、高機能性と共に高速性を保持することが要望さ
れている． ［従来の技術］ 従来のジョセフソン素子は、Ｎｂ／Ａｊ酸化物／Ｎｂ構
造により接合部を形成し、また誘電体及び抵抗体として
それぞれＳｉＯ２ ＜シリコン酸化膜）及びＭｏ（モリ
ブデン）を用いて作製していた． すなわち第４図に示されるように、例えばＳ１（シリフ
ン）基板２上にＮｂグランドプレーン層４が形成され、
さらにこのＮｂグランドプレーン層４上に、ＳｉＯ２か
らなる誘電体層６を介して、Ｍｏ抵抗層２６が形成され
ている． またＮｂグランドプレーン層４上に、誘電体層６を介し
て、Ｎｂ下部電極層２８ａ．２８ｂ，２８ｃが形成され
、さらにＮｂ下部＠極層２８ａは、誘電体層６に開口さ
れたスルーホールを介して、Ｎｂグランドプレーン層４
に接続されている．そしてＮｂ下部＊＊層２８ａ，２８
ｂはそれぞれＭＯ抵抗層２６と接続されて−いるが、そ
の接続部を除（Ｍｏ抵抗層２６とＮｂＴ部電極層２８ａ
．２８ｂとの間には、Ｓ１０ｉからなる抵抗保護層３０
が設けられている． さらにＮｂ下部電極層２８ｂ上には、ＡＪ層及びＡｊＭ
化物層からなるバリア層１４ａ及びＮｂ上部！極層１６
ａが順に形成され、ジョセフソン接合を構成している． そしてこれらのＮｂ下部＠極層２ ８ ａ ＋ ２ ８
ｂ ，２８ｃ，Ｎｂ上部電極層１６ａ上には、Ｓ１０
２からなる誘電体層１８が形成されている．さらにこの
誘ｔ＃層１８上にＮ ｂ ｌｉｔ！線層２４が形成され
、誘電体層１８に開口されたコンタクトホールを介して
、それぞれＮｂ上部電極層１６ａ及びＮｂ下部電極層１
２ｃとに接続されている． このように従来のジョセフソン素子においては、Ｍｏ抵
抗層２６とＮｂ下部電極層２８ａ，２８ｂとの間に抵抗
保護層３０が設けられている．この抵抗層３０は、Ｍｏ
抵抗層２６とこのＭｏ抵抗層２６に接続するＮｂ下部電
極層２８ａ，２８ｂとを形成する際に、必要とされるも
のである．すなわち、誘電体層６上にＭＯ抵抗層２６を
形成した後、全面にＮｂ層を堆積し、さらに例えばＣＦ
．を使用したＲＩＥ（反応性イオンエッチング）加工に
よりパターニングしてＮｂ下部電極層２８ａ，２８ｂを
形成するが、このときＣ Ｆ ４を使用したＲＩＥはＭ
ｏ抵抗Ｍ２６とＮｂ下部電極層２８ａ．２８ｂとに対し
てほぼ同じエッチング速度であるため、両者に対して選
択性を持ち得ない．従ってＮｂ下部′ｒ４極層２８ａ，
２８ｂを形成する際のオーバーエッチングによって下地
のＭｏ抵抗層２６までもエッチングされ、シート抵抗値
が不安定になる．このためＭｏ抵抗層２６とＮｂ下部電
極層２８ａ，２８ｂとの間に、エッチングストッパーと
して抵抗保護層３０が必要となる．なお、Ｃ Ｆ ４以
外にも、ＭＯ層とＮｂ層に対して選択性のあるガスが見
当たらない． ［発明が解決しようとする課題］ このように従来のジョセフソン素子においては、Ｍｏ抵
抗層とＮｂ下部電極層との間に抵抗保護層が設けられる
．そしてこの抵抗保護層を形戒する際のマスクアライン
メント精度分が通常１μｍ程度必要なため、例えばＳＱ
ｔＪＩＤ（量子干渉効果素子〉のダンピング抵抗の保護
抵抗層の面積の縮小化を図ることが困難であった．従っ
て、Ｎｂ／Ａｊ酸化物／Ｎｂの接合面積を小さくしてゲ
ート内インダクタンスの占める面積を縮小しても、全体
としてゲート面積を縮小化することができないという問
題があった． またＳＱｔＪ Ｉ Ｄのサプライ抵抗も、ゲートの縮小
化に伴い相対的に占有面積が大きくなっていてその縮小
化が求められているが、やはり抵抗保護層が必要なため
に、その占有面積を縮小化することが困難であるという
問題があった．さらにダンピング抵抗より抵抗値の高い
サプライ抵抗を縮小するためにＭｏ抵抗層を薄くする方
法があるが、Ｍｏはシート抵抗値が比較的小さいために
その制御が難しく安定性が損なわれるという問題もあっ
た． そこで本発明は、ゲートや抵抗素子の面積を小さくして
高集積化を実現し、高機能性と共に高速性を保持するジ
ョセフソン素子およびその製造方法を提供することを目
的とする． ［課題を解決するための手段］ 上記課題は、基板上に形成された抵抗層と、前記抵抗層
上に形或され、前記抵抗層に接続するＮｂ層とを有する
ジョセフソン素子において、前記抵抗層がＺｒから形成
されていることを特徴とするジョセフソン素子によって
達成される．また、上記課題は、基板上にＺｒ抵抗層を
形成する工程と、前記Ｚｒ抵抗層上にＮｂｌを形成する
工程と、前記Ｎｂ層を前記Ｚｒ抵抗層に対して選択的に
エッチングする工程とを有すること特徴とするジョセフ
ソン素子の製造方法によって達成される． ［作 用］ すなわち本発明は、ＣＦ．を使用したＲＩＥによるエッ
チング速度がＮｂよりも１桁程度小さいＺｒを用いて抵
抗層を形成しているため、Ｚｒ抵抗層とＮｂ層との間に
エッチングストッパーとしての抵抗保護層を必要としな
い．従って、抵抗保護層を形威する際のマスクアライン
メント精度分の寸法だけゲートや抵抗素子の面積を縮小
することができる． またＺｒはＭｏに比べてシート抵抗値が５倍程度大きい
ため、その分だけ抵抗素子を短くしてその面積を縮小す
ることができる． さらに抵抗保護層を形成するためのフォトマスクが無用
となり、フォトマスクの数が従来よりも１つ少なく，て
済むため、製造プロセスが簡略化されて作製期間を短縮
することができると共に、歩留まりを向上させることが
できる． ［実施例］ 以下、本発明を図示する実施例に基づいて具体的に説明
する． 第１図は、本発明の一実施例によるジョセフソン素子を
示す断面図である． 例えばＳｌ基板２上に、厚さ２００〜３００ｎｍのＮｂ
グランドプレーンＮ４が形成されている．そしてこのＮ
ｂグランドプレーン層４上に、厚さ２００〜３００ｎｍ
のＳｉｎ２からなる誘電体層６を介して、厚さ５０〜１
００ｎｍのＺｒ抵抗層８が形成されている．なお、この
Ｚｒ抵抗層８の厚さは、設定する抵抗値によって変更さ
れる．またＮｂグランドプレーン層４上には、誘電体層
６を介して、厚さ２００ｎｍのＮｂ下部電極層１２ａ，
１２ｂ，１２ｃが形成されている．そしてＮｂ下部電極
層１２ａ，１２ｂはそれぞれＺｒ抵抗層８と接続され、
またＮｂ下部電極層１２ａは誘電体層６に開口されたス
ルーホールを介して、Ｎｂグランドプレーン層４に接続
されている．さらにＮｂ下部電極層１２ｂ上には、厚さ
６ｎｍのＡｊ層及びＡｊ酸化物層からなるバリア層１４
ａ及び厚さ２００ｎｍのＮｂ上部電極層１６ａが順に形
成され、ジョセフソン接合を構威している。
そしてこれらのＺｒ抵抗層８、Ｎｂ下部電極層１２ａ．
１２ｂ．１２ｃ及びＮｂ上部電極１１６ａ上には、厚さ
３００〜４００ｎｍのＳｉ０２からなる誘電体層１８が
形成されている．さらにこの誘電体層１８上には厚さ４
００〜６００ｎｍのＮｂ配線層２４が形威され、誘電体
層１８に開口されたコンタクトホール２０，２２を介し
て、それぞれＮｂ上部電極層１６ａ及びＮｂ下部電極層
１２ｃと接続されている． 次に、第２図を用いて、第１図に示すジョセフソン素子
の製造方法を説明する． 例えば８１基板２上に、スパッタ法を用いて厚さ２００
〜３００ｎｍのＮｂ層を堆積する．そしてフォトレジス
，トでパターンを形成した後、ＣＦ，を使用したＲＩＥ
加工により、Ｎｂグランドプレーン層４を形成する（第
２図（ａ）参照）．次いで、スパッタ法を用いて、全面
に厚さ２００〜３００ｎｍのＳｔＯ２からなる誘電体層
６を堆積する（第２図（ｂ）参照）． 次いで、スパッタ法を用いて厚さ５０〜１００ｎｍのＺ
ｒ層を堆積する．そしてフォトレジストでパターンを形
戒した後、Ｃ Ｃ’ｊ ４を使用したＲＩＥ加工により
、Ｚｒ抵抗層８を形成する．なおこのＺｒ抵抗層８の厚
さは、設定する抵抗値によって変わる〈第２図（Ｃ）参
照〉． 次いで、ＣＨＦ，を使用したＲＩＥ加工により誘電体層
６を選択的にエッチング除去して、スルーホール１０を
開口する《第２図（ｄ）参照〉．次いで、スパッタ法を
用いて、全面に厚さ２００ｎｍのＮｂ層１２、厚さ６ｎ
ｍのＡｊ層及びＡｊａ化物層からなるバリア層１４、並
びに厚さ２００ｎｍのＮｂ層１６を順に堆積する．この
ときＮｂ層１２は、スルーホール１０を介してＮｂグラ
ンドプレーン層４に接続される《第２図（ｅ）参照〉． 次いで、フォトレジストでパターンを形成した後、Ｃ
Ｆ ４を使用したＲＩＥ加工によってＮｂ層１６をパタ
ーニングし、Ｎｂ上部Ｔｒｈ’ｆｌｊｌ層１６ａを形成
する．続いてＡｒ（アルゴン〉スパッタリングを行ない
、バリア層１４をパターニングしてバリア層１４ａを形
成する〈第２図（ｆ）参照）．次いで、フォトレジスト
でパターンを形成した後、Ｃ Ｆ ４を使用したＲＩＥ
加工によってＮｂ層１２をパターニングし、Ｎｂ下部電
極層１２ａ．１２ｂ，１２ｃを形成する．そしてＮｂ下
部電極層１２ａはＮｂグランドプレーン層４に接続され
・る．またＮｂ下部電極層１２は、Ｎｂ上部電極層１６
ａ及びバリア層１４ａと共に、ジョセフソン接合を構成
する． このとき、Ｎｂ層１２のエッチングは通常５分程度で終
了する，Ｎｂ層１２をエッチング除去すると下地のＺｒ
抵抗層８表面が露出するが、この露出と同時にＲＩＥを
終了させることは実際には不可能であり、通常２分程度
のオーバーエッチングを行なう，そのためＺｒ抵抗層８
表面はＣＦ．のプラズマに２分程度曝されることになる
．本発明者の実験によれば、ＣＦ．を使用したＲＩＥに
よるＮｂ層のエッチング速度が６０〜７０ｎｍ／ｍｉｎ
であるのに対し、Ｚｒ層のエッチング速度はわずか０．
７ｎｍ／ｍｉｎである．従って２分程度のＮｂ層１２の
オーバーエッチングによって削られるＺｒ抵抗層８は１
．４ｎｍ程度である． 第３図に、温度４．２ＫにおけるＺｒ抵抗層８の厚さｄ
とシート抵抗値Ｒｓとの関係を示す．シート抵抗値Ｒｓ
はＺｒ抵抗層８の厚さｄで決定され、厚さｄの−１．２
乗に比例する． いま、Ｚｒ抵抗層８をＳＱＵＩＤのダンピング抵抗と想
定すると、そのシート抵抗値Ｒｓの設計値は通常５Ω／
口であり、従ってＺｒ抵抗層８の厚さｄは１００ｎｍで
ある．そしてこのＺｒ抵抗層８の厚さｄがＮｂ層１２の
オーバーエッチングによって１．４ｎｍ程度薄くなった
としても、２ｒ抵抗層８形成時に比べてシート抵抗値Ｒ
ｓの増加は僅か１．７％に過ぎない．この値は、通常の
設計マージンが±１０％であるのに対して、その設計マ
ージン内に十分に入っている． こうして従来のようにＺｒ抵抗層８とＮｂ下部電極層１
２ａ，１２ｂとの間に抵抗保護層を設けなくとも、ＣＦ
．を使用したＲＩＥ加工により、Ｚｒ抵抗層８に接続す
るＮｂ下部電極層１２ａ，１２ｂをそれぞれ形成するこ
とができる（第２図（ｆ）参照）． 次いで、スバッタ法を用いて、全面に厚さ３００〜４０
０ｎｍのＳ ｉ Ｏ ２からなる誘電体層１８を堆積す
る．＆！いて、Ｃ Ｈ Ｆ ｓを使用したＲＩＥ加工に
より、誘電体層１８を選択的にエッチング除去して、Ｎ
ｂ上部電極層１６ａ及びＮｂ下部電極層１２ｃ上にそれ
ぞれコンタクトホール２０，２２を開口する（第２図（
ｈ）参照）．次いで、スパッタ法を用いて厚さ４００〜
６００ｎｍのＮｂ層を堆積する．続いてフォトレジスト
でパターンを形成した後、ＣＦ．を使用したＲＩＥ加工
により、Ｎｂ上部！極層１６ａとＮｂ下部電極層１２ｃ
とを接続するＮｂ配線層２４を形成する〈第２図（１）
参照）． こうして第１図に示すジゴセフソン素子が作！される． このように本実膣例においては、Ｚｒ抵抗層上に形成さ
れたＮｂ層１２を、Ｚｒ抵抗層８と（選択比が１桁程度
大きいＣ Ｆ ４を使用したＲＩ］加工によってパター
ニングし、Ｚｒ抵抗層８にＪ続するＮｂ下部電極層１２
ａ，１２ｂを形成す；．ため、従来にようにＺｒ抵抗Ｗ
Ｉ８とＮｂ下部電１層１２ａ．１２ｂとの間にエッチン
グストッパーとしての抵抗保護層を設ける必要がない．
これ番より、抵抗保護層を形成する際のマスクアライこ
メント精度分の寸法だけダンピング抵抗の面積１小さく
することができ、従ってゲート面積を１ａノすることが
できる． また、本実施例による製造方法においては、来抗保護層
を形成するためのフォトマスクが無用２なり、必要なフ
ォトマスクの数が従来よりも１一少なくて済むため、製
造プロセスが簡略化され１作製期間を短縮することがで
きると共に歩留まνを向上させることができる， なお、上記実施例においては、Ｚｒ抵抗層８をＳＱＬＪ
Ｉ Ｄのダンピング抵抗と想定する場合について述べ
たが、本発明はサプライ抵抗にも適用することができる
． このときサブライ抵抗は、ダンピング抵抗の場合と同様
に、抵抗保護層が不要となることによってマスクアライ
ンメント精度分の寸法だけ面積を小さくすることができ
る．そしてさらに、サプライ抵抗のシート抵抗値は通常
６ｏΩ／口程度とダンピング抵抗よりも高抵抗であるた
め、従来のＭＯに比べてシート抵抗値が５ｔｔｊ程度大
きいＺｒを抵抗材料として用いることにより、その分だ
け抵抗素子を短くしてサプライ抵抗の面積を縮小するこ
とができる．すなわち、この場合の高集積化の効果は一
層大きいものとなる． ［発明の効果］ 以上のように本発明によれば、基板上に形成された抵抗
層と、この抵抗層上に形成され、この抵抗層と接続する
Ｎｂ層とを有するジョセフソン素子において、抵抗層に
Ｚｒを用いることにより、Ｚｒ抵抗層との選択比が大き
いガスを使用したＲＩＥによってＮｂ層を選択的にエッ
チングすることができるため、Ｚｒ抵抗層とＮｂ層との
間にエッチングストッパーとしての抵抗保護層を必要と
しなくなり、その分だけゲートや抵抗素子の面積を縮小
することができる．また、Ｚｒは高抵抗材料であるため
、抵抗素子を短くしてその面積を縮小することができる
． さらに、必要なフォトマスクの数が、従来よりも１つ少
なくて済むため、ｌｌ！遣プロセスを簡略化することが
でき、作製期間を短縮することができる． これにより、ジョセフソン素子の高集積化を実現して高
機能性及び高速性を保持すると共に、製造プロセスにお
ける歩留まりの向上及びコストの低減を実現することが
できる．
１２ｂ．１２ｃ及びＮｂ上部電極１１６ａ上には、厚さ
３００〜４００ｎｍのＳｉ０２からなる誘電体層１８が
形成されている．さらにこの誘電体層１８上には厚さ４
００〜６００ｎｍのＮｂ配線層２４が形威され、誘電体
層１８に開口されたコンタクトホール２０，２２を介し
て、それぞれＮｂ上部電極層１６ａ及びＮｂ下部電極層
１２ｃと接続されている． 次に、第２図を用いて、第１図に示すジョセフソン素子
の製造方法を説明する． 例えば８１基板２上に、スパッタ法を用いて厚さ２００
〜３００ｎｍのＮｂ層を堆積する．そしてフォトレジス
，トでパターンを形成した後、ＣＦ，を使用したＲＩＥ
加工により、Ｎｂグランドプレーン層４を形成する（第
２図（ａ）参照）．次いで、スパッタ法を用いて、全面
に厚さ２００〜３００ｎｍのＳｔＯ２からなる誘電体層
６を堆積する（第２図（ｂ）参照）． 次いで、スパッタ法を用いて厚さ５０〜１００ｎｍのＺ
ｒ層を堆積する．そしてフォトレジストでパターンを形
戒した後、Ｃ Ｃ’ｊ ４を使用したＲＩＥ加工により
、Ｚｒ抵抗層８を形成する．なおこのＺｒ抵抗層８の厚
さは、設定する抵抗値によって変わる〈第２図（Ｃ）参
照〉． 次いで、ＣＨＦ，を使用したＲＩＥ加工により誘電体層
６を選択的にエッチング除去して、スルーホール１０を
開口する《第２図（ｄ）参照〉．次いで、スパッタ法を
用いて、全面に厚さ２００ｎｍのＮｂ層１２、厚さ６ｎ
ｍのＡｊ層及びＡｊａ化物層からなるバリア層１４、並
びに厚さ２００ｎｍのＮｂ層１６を順に堆積する．この
ときＮｂ層１２は、スルーホール１０を介してＮｂグラ
ンドプレーン層４に接続される《第２図（ｅ）参照〉． 次いで、フォトレジストでパターンを形成した後、Ｃ
Ｆ ４を使用したＲＩＥ加工によってＮｂ層１６をパタ
ーニングし、Ｎｂ上部Ｔｒｈ’ｆｌｊｌ層１６ａを形成
する．続いてＡｒ（アルゴン〉スパッタリングを行ない
、バリア層１４をパターニングしてバリア層１４ａを形
成する〈第２図（ｆ）参照）．次いで、フォトレジスト
でパターンを形成した後、Ｃ Ｆ ４を使用したＲＩＥ
加工によってＮｂ層１２をパターニングし、Ｎｂ下部電
極層１２ａ．１２ｂ，１２ｃを形成する．そしてＮｂ下
部電極層１２ａはＮｂグランドプレーン層４に接続され
・る．またＮｂ下部電極層１２は、Ｎｂ上部電極層１６
ａ及びバリア層１４ａと共に、ジョセフソン接合を構成
する． このとき、Ｎｂ層１２のエッチングは通常５分程度で終
了する，Ｎｂ層１２をエッチング除去すると下地のＺｒ
抵抗層８表面が露出するが、この露出と同時にＲＩＥを
終了させることは実際には不可能であり、通常２分程度
のオーバーエッチングを行なう，そのためＺｒ抵抗層８
表面はＣＦ．のプラズマに２分程度曝されることになる
．本発明者の実験によれば、ＣＦ．を使用したＲＩＥに
よるＮｂ層のエッチング速度が６０〜７０ｎｍ／ｍｉｎ
であるのに対し、Ｚｒ層のエッチング速度はわずか０．
７ｎｍ／ｍｉｎである．従って２分程度のＮｂ層１２の
オーバーエッチングによって削られるＺｒ抵抗層８は１
．４ｎｍ程度である． 第３図に、温度４．２ＫにおけるＺｒ抵抗層８の厚さｄ
とシート抵抗値Ｒｓとの関係を示す．シート抵抗値Ｒｓ
はＺｒ抵抗層８の厚さｄで決定され、厚さｄの−１．２
乗に比例する． いま、Ｚｒ抵抗層８をＳＱＵＩＤのダンピング抵抗と想
定すると、そのシート抵抗値Ｒｓの設計値は通常５Ω／
口であり、従ってＺｒ抵抗層８の厚さｄは１００ｎｍで
ある．そしてこのＺｒ抵抗層８の厚さｄがＮｂ層１２の
オーバーエッチングによって１．４ｎｍ程度薄くなった
としても、２ｒ抵抗層８形成時に比べてシート抵抗値Ｒ
ｓの増加は僅か１．７％に過ぎない．この値は、通常の
設計マージンが±１０％であるのに対して、その設計マ
ージン内に十分に入っている． こうして従来のようにＺｒ抵抗層８とＮｂ下部電極層１
２ａ，１２ｂとの間に抵抗保護層を設けなくとも、ＣＦ
．を使用したＲＩＥ加工により、Ｚｒ抵抗層８に接続す
るＮｂ下部電極層１２ａ，１２ｂをそれぞれ形成するこ
とができる（第２図（ｆ）参照）． 次いで、スバッタ法を用いて、全面に厚さ３００〜４０
０ｎｍのＳ ｉ Ｏ ２からなる誘電体層１８を堆積す
る．＆！いて、Ｃ Ｈ Ｆ ｓを使用したＲＩＥ加工に
より、誘電体層１８を選択的にエッチング除去して、Ｎ
ｂ上部電極層１６ａ及びＮｂ下部電極層１２ｃ上にそれ
ぞれコンタクトホール２０，２２を開口する（第２図（
ｈ）参照）．次いで、スパッタ法を用いて厚さ４００〜
６００ｎｍのＮｂ層を堆積する．続いてフォトレジスト
でパターンを形成した後、ＣＦ．を使用したＲＩＥ加工
により、Ｎｂ上部！極層１６ａとＮｂ下部電極層１２ｃ
とを接続するＮｂ配線層２４を形成する〈第２図（１）
参照）． こうして第１図に示すジゴセフソン素子が作！される． このように本実膣例においては、Ｚｒ抵抗層上に形成さ
れたＮｂ層１２を、Ｚｒ抵抗層８と（選択比が１桁程度
大きいＣ Ｆ ４を使用したＲＩ］加工によってパター
ニングし、Ｚｒ抵抗層８にＪ続するＮｂ下部電極層１２
ａ，１２ｂを形成す；．ため、従来にようにＺｒ抵抗Ｗ
Ｉ８とＮｂ下部電１層１２ａ．１２ｂとの間にエッチン
グストッパーとしての抵抗保護層を設ける必要がない．
これ番より、抵抗保護層を形成する際のマスクアライこ
メント精度分の寸法だけダンピング抵抗の面積１小さく
することができ、従ってゲート面積を１ａノすることが
できる． また、本実施例による製造方法においては、来抗保護層
を形成するためのフォトマスクが無用２なり、必要なフ
ォトマスクの数が従来よりも１一少なくて済むため、製
造プロセスが簡略化され１作製期間を短縮することがで
きると共に歩留まνを向上させることができる， なお、上記実施例においては、Ｚｒ抵抗層８をＳＱＬＪ
Ｉ Ｄのダンピング抵抗と想定する場合について述べ
たが、本発明はサプライ抵抗にも適用することができる
． このときサブライ抵抗は、ダンピング抵抗の場合と同様
に、抵抗保護層が不要となることによってマスクアライ
ンメント精度分の寸法だけ面積を小さくすることができ
る．そしてさらに、サプライ抵抗のシート抵抗値は通常
６ｏΩ／口程度とダンピング抵抗よりも高抵抗であるた
め、従来のＭＯに比べてシート抵抗値が５ｔｔｊ程度大
きいＺｒを抵抗材料として用いることにより、その分だ
け抵抗素子を短くしてサプライ抵抗の面積を縮小するこ
とができる．すなわち、この場合の高集積化の効果は一
層大きいものとなる． ［発明の効果］ 以上のように本発明によれば、基板上に形成された抵抗
層と、この抵抗層上に形成され、この抵抗層と接続する
Ｎｂ層とを有するジョセフソン素子において、抵抗層に
Ｚｒを用いることにより、Ｚｒ抵抗層との選択比が大き
いガスを使用したＲＩＥによってＮｂ層を選択的にエッ
チングすることができるため、Ｚｒ抵抗層とＮｂ層との
間にエッチングストッパーとしての抵抗保護層を必要と
しなくなり、その分だけゲートや抵抗素子の面積を縮小
することができる．また、Ｚｒは高抵抗材料であるため
、抵抗素子を短くしてその面積を縮小することができる
． さらに、必要なフォトマスクの数が、従来よりも１つ少
なくて済むため、ｌｌ！遣プロセスを簡略化することが
でき、作製期間を短縮することができる． これにより、ジョセフソン素子の高集積化を実現して高
機能性及び高速性を保持すると共に、製造プロセスにお
ける歩留まりの向上及びコストの低減を実現することが
できる．
第１図は本発明の一実施例によるジョセフソン素子を示
す断面図、 第２図は第１図のジョセフソン素子の製造方法を示す工
程図、 第３図は本発明の一実施例を説明するためのグラフ、 第４図は従来のジョセフソン素子を示す断面図である． 図において、 ２・・・・・・８１基板、 ４・・・・・・Ｎｂグランドプレーン層、６．１８・・
・・・・誘電体層、 ８・・・・・・Ｚｒ抵抗層、 １０・・・・・・スルーホール、 １２．１６・・・・・・Ｎｂ層、 １４．１４ａ・・・・・・バリア層、 １６ａ・・・・・・Ｎｂ上部＠極層、 １２ａ，１２ｂ．１２ｃ，２８ａ， ８ｃ・・・・・・Ｎｂ下部電極層、 ２８ｂ， ２ ０．２２・・・・・・コンタク ４・・・・・・Ｎｂ配線層、 ６・・・・・・Ｍｏ抵抗層、 Ｏ・・・・・・抵抗保護層． トホール、 ｌｒＷｓ＞ｎ麿の厚さｄ ＥＴＬｍＥ 本発明の一実施例を説明するためのグラフ２６：Ｍｏ砥
抗１ ２８Ｑ．２６ｂ，２８ｃ ３０抵杭保護層 Ｎｂ下部電樋層 従釆のブヨセフソン崇子を示す断面図 第４図
す断面図、 第２図は第１図のジョセフソン素子の製造方法を示す工
程図、 第３図は本発明の一実施例を説明するためのグラフ、 第４図は従来のジョセフソン素子を示す断面図である． 図において、 ２・・・・・・８１基板、 ４・・・・・・Ｎｂグランドプレーン層、６．１８・・
・・・・誘電体層、 ８・・・・・・Ｚｒ抵抗層、 １０・・・・・・スルーホール、 １２．１６・・・・・・Ｎｂ層、 １４．１４ａ・・・・・・バリア層、 １６ａ・・・・・・Ｎｂ上部＠極層、 １２ａ，１２ｂ．１２ｃ，２８ａ， ８ｃ・・・・・・Ｎｂ下部電極層、 ２８ｂ， ２ ０．２２・・・・・・コンタク ４・・・・・・Ｎｂ配線層、 ６・・・・・・Ｍｏ抵抗層、 Ｏ・・・・・・抵抗保護層． トホール、 ｌｒＷｓ＞ｎ麿の厚さｄ ＥＴＬｍＥ 本発明の一実施例を説明するためのグラフ２６：Ｍｏ砥
抗１ ２８Ｑ．２６ｂ，２８ｃ ３０抵杭保護層 Ｎｂ下部電樋層 従釆のブヨセフソン崇子を示す断面図 第４図
Claims (1)
- 【特許請求の範囲】 １、基板上に形成された抵抗層と、前記抵抗層上に形成
され、前記抵抗層に接続するニオブ層とを有するジョセ
フソン素子において、 前記抵抗層がジルコニウムから形成されていることを特
徴とするジョセフソン素子。 ２、基板上にジルコニウム抵抗層を形成する工程と、 前記ジルコニウム抵抗層上にニオブ層を形成する工程と
、 前記ニオブ層を前記ジルコニウム抵抗層に対して選択的
にエッチングする工程と を有すること特徴とするジョセフソン素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1184145A JPH0348471A (ja) | 1989-07-15 | 1989-07-15 | ジョセフソン素子及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1184145A JPH0348471A (ja) | 1989-07-15 | 1989-07-15 | ジョセフソン素子及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0348471A true JPH0348471A (ja) | 1991-03-01 |
Family
ID=16148155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1184145A Pending JPH0348471A (ja) | 1989-07-15 | 1989-07-15 | ジョセフソン素子及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0348471A (ja) |
-
1989
- 1989-07-15 JP JP1184145A patent/JPH0348471A/ja active Pending
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