JPH0484472A - 磁気抵抗素子の製造方法 - Google Patents
磁気抵抗素子の製造方法Info
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- JPH0484472A JPH0484472A JP2200472A JP20047290A JPH0484472A JP H0484472 A JPH0484472 A JP H0484472A JP 2200472 A JP2200472 A JP 2200472A JP 20047290 A JP20047290 A JP 20047290A JP H0484472 A JPH0484472 A JP H0484472A
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Landscapes
- Hall/Mr Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は磁気抵抗（Ｍ Ｒ： Ｍａｇｎｅｔｏ−ｒｅｓ
ｉｓｔｉｖｅ）素子の製造方法に関し、特に電極部とセ
ンサー部を含む抵抗パターンの形成方法に関する。
ｉｓｔｉｖｅ）素子の製造方法に関し、特に電極部とセ
ンサー部を含む抵抗パターンの形成方法に関する。
従来のＭＲ素子の製造方法を、第２図を参照して説明す
る。
る。
まず、第２図（ａ）に示す様に、シリコン基板１に下地
酸化シリコン２．パーマロイ３．金４チタン５を形成後
、レジスト膜６を形成する。
酸化シリコン２．パーマロイ３．金４チタン５を形成後
、レジスト膜６を形成する。
次に、第２図（ｂ）に示す様に、パターニングした後、
ドライエツチング（イオンミーリング）により、電極部
Ａ、Ａ’及びセンサー部Ｂの不必要な部分のチタン５を
削除した後、レジスト膜６を剥離する。
ドライエツチング（イオンミーリング）により、電極部
Ａ、Ａ’及びセンサー部Ｂの不必要な部分のチタン５を
削除した後、レジスト膜６を剥離する。
次に、第２図（Ｃ）に示す様に、レジスト膜７を形成し
てパターニング後、ドライエツチングにより、不必要な
部分のパーマロイ３．金４及びチタン５を削除した後、
レジストＭ７を剥゛離する。
てパターニング後、ドライエツチングにより、不必要な
部分のパーマロイ３．金４及びチタン５を削除した後、
レジストＭ７を剥゛離する。
次に、第２図（ｄ）に示す様に、レジスト膜８を形成し
てパターニング後、ウェットエ・ノチング（沃化カリ液
等）によりセンサー部Ｂの金４を削除した後、レジスト
膜８を剥離する。
てパターニング後、ウェットエ・ノチング（沃化カリ液
等）によりセンサー部Ｂの金４を削除した後、レジスト
膜８を剥離する。
次に、第２図（ｅ）に示す様に、ＭＲ素子にカバー酸化
シリコン１０を形成する。
シリコン１０を形成する。
次に、第２図（ｆ）に示す様に、レジスト膜９を形成し
た後、パターニングを行って、ウェットエツチングによ
りカバー酸化シリコン１ｏをエツチングした後、第２図
（ｇ）に示す様に、レジスト膜９を剥離する。
た後、パターニングを行って、ウェットエツチングによ
りカバー酸化シリコン１ｏをエツチングした後、第２図
（ｇ）に示す様に、レジスト膜９を剥離する。
このように従来の製造方法では、シリコン基板ｌ上に形
成される膜毎に必要なマスクを作成して、パターニング
後ドライエツチング（イオンミーリング）またはウェッ
トエツチング（沃化カリ液等）により、任意部分の不必
要な膜の削除を行って抵抗パターンを形成している。
成される膜毎に必要なマスクを作成して、パターニング
後ドライエツチング（イオンミーリング）またはウェッ
トエツチング（沃化カリ液等）により、任意部分の不必
要な膜の削除を行って抵抗パターンを形成している。
従来のＭＲ素子の製造方法では、任意部分の不必要な膜
の削除は、形成している膜毎にマスクを作成した後、パ
ターニング並びにドライエツチングまたはウェットエツ
チングを行うため、例えば、抵抗パターンを形成するセ
ンサー部の場合、チタンエツチング用マスク（レジスト
膜６）と金エツチング用マスク（レジスト膜８）との位
置合せにズレを生じると、抵抗バラツキが大きくなって
任意の抵抗値が得られにくくなり、ブローパ歩留りが低
下するという問題があった。
の削除は、形成している膜毎にマスクを作成した後、パ
ターニング並びにドライエツチングまたはウェットエツ
チングを行うため、例えば、抵抗パターンを形成するセ
ンサー部の場合、チタンエツチング用マスク（レジスト
膜６）と金エツチング用マスク（レジスト膜８）との位
置合せにズレを生じると、抵抗バラツキが大きくなって
任意の抵抗値が得られにくくなり、ブローパ歩留りが低
下するという問題があった。
本発明の目的は、このような問題を解決した磁気抵抗素
子の製造方法を提供することにある。
子の製造方法を提供することにある。
本発明は、磁気抵抗素子の製造方法において、１種類の
マスクを用い、２種類の不要膜を除去する工程を含むこ
とを特徴とする。
マスクを用い、２種類の不要膜を除去する工程を含むこ
とを特徴とする。
また本発明は、シリコン基板上に、下地酸化シリコンと
、パーマロイと、金と、チタンと、カバー酸化シリコン
とが積層されてなる磁気抵抗素子の製造方法において、 電極部を形成する全土のチタンとカバー酸化シリコンの
除去と、センサー部のパーマロイ上の金とチタンの除去
を、各々１種類のマスクを用いたパターニング並びにド
ライエツチング及びウェットエツチングにより行い抵抗
パターンを形成することを特徴とする。
、パーマロイと、金と、チタンと、カバー酸化シリコン
とが積層されてなる磁気抵抗素子の製造方法において、 電極部を形成する全土のチタンとカバー酸化シリコンの
除去と、センサー部のパーマロイ上の金とチタンの除去
を、各々１種類のマスクを用いたパターニング並びにド
ライエツチング及びウェットエツチングにより行い抵抗
パターンを形成することを特徴とする。
また本発明は、シリコン基板上に、下地酸化シ＋Ｊ ニ
ア ント、パーマロイと、金と、チタンと、カバー酸化
シリコンとを積層する工程と、 レジスト膜を形成してパターニング後、ドライエツチン
グによりセンサー部のチタンを除去し、続いてウェット
エツチングにより金を除去する工程と、 レジスト膜を形成してパターニング後、ウェットエツチ
ングにより電極部のカバー酸化シリコンを除去し、続い
てドライエツチングによりチタンを除去する工程とを含
むことを特徴とする。
ア ント、パーマロイと、金と、チタンと、カバー酸化
シリコンとを積層する工程と、 レジスト膜を形成してパターニング後、ドライエツチン
グによりセンサー部のチタンを除去し、続いてウェット
エツチングにより金を除去する工程と、 レジスト膜を形成してパターニング後、ウェットエツチ
ングにより電極部のカバー酸化シリコンを除去し、続い
てドライエツチングによりチタンを除去する工程とを含
むことを特徴とする。
次に本発明の実施例について図面を参照して説明する。
第１図（ａ）〜（ｈ）は、本発明の一実施例を説明する
ための工程順に示すＭＲ素子の線断面図である。
ための工程順に示すＭＲ素子の線断面図である。
まず、第１図（ａ）に示す様に、シリコン基板１に下地
酸化シリコン２．パーマロイ３．金４゜チタン５を形成
後、レジスト膜６を形成する。
酸化シリコン２．パーマロイ３．金４゜チタン５を形成
後、レジスト膜６を形成する。
次に、第１図（ｂ）に示す様に、パターニングした後、
ドライエツチング（イオンミーリング）によりセンサー
部Ｂと電極部Ａ、Ａ’との間の不必要な部分のパーマロ
イ３．金４及びチタン５を削除した後、レジスト膜６を
剥離する。
ドライエツチング（イオンミーリング）によりセンサー
部Ｂと電極部Ａ、Ａ’との間の不必要な部分のパーマロ
イ３．金４及びチタン５を削除した後、レジスト膜６を
剥離する。
次に、第１図（Ｃ）に示す様に、レジスト膜７を形成し
てパターニング後、ドライエツチング（リアクティブエ
ツチング）によりセンサー部Ｂのチタン５を削除し、さ
らに第１図（ｄ）に示す様に、ウェットエツチング（沃
化カリ液等）によりセンサー部Ｂの金４を削除した後、
レジスト膜７を剥離する。この様に、１種類のマスク（
レジスト膜７）で２種類の不必要な膜（チタン５及び金
４）の削除が可能である。
てパターニング後、ドライエツチング（リアクティブエ
ツチング）によりセンサー部Ｂのチタン５を削除し、さ
らに第１図（ｄ）に示す様に、ウェットエツチング（沃
化カリ液等）によりセンサー部Ｂの金４を削除した後、
レジスト膜７を剥離する。この様に、１種類のマスク（
レジスト膜７）で２種類の不必要な膜（チタン５及び金
４）の削除が可能である。
次に、第１図（ｅ）に示す様に、ＭＲ素子にカバー酸化
シリコン１０を形成する。
シリコン１０を形成する。
次に、第１図（ｆ）に示す様に、レジスト膜８を形成し
た後、パターニングを行って、しかる後、ウェットエツ
チング（バッフアート弗酸）により電極部Ａ、Ａ’のカ
バー酸化シリコン１０をエツチングする。
た後、パターニングを行って、しかる後、ウェットエツ
チング（バッフアート弗酸）により電極部Ａ、Ａ’のカ
バー酸化シリコン１０をエツチングする。
同時に、第１図（ｇ）に示す様に、ドライエッチングに
より電極部Ａ、Ａ’のチタン５をエツチングすることに
よって削除した後、第１図（ｈ）に示す様に、レジスト
膜８を剥離する。このように１種類のマスク（レジスト
膜８）で２種類の不必要な膜（カバー酸化シリコン１０
及びチタン５）の削除が可能である。
より電極部Ａ、Ａ’のチタン５をエツチングすることに
よって削除した後、第１図（ｈ）に示す様に、レジスト
膜８を剥離する。このように１種類のマスク（レジスト
膜８）で２種類の不必要な膜（カバー酸化シリコン１０
及びチタン５）の削除が可能である。
以上説明した様に、本発明のＭＲ素子の製造方法は、製
造工程を変えることによって、従来のように形成する膜
毎にマスクを形成・使用して不必要な膜を削除していく
のではなく、１種類のマスクを使用して１回のパターニ
ングで不必要な２種類の膜をドライエツチング及びウェ
ットエツチングにより削除しようとするものである。
造工程を変えることによって、従来のように形成する膜
毎にマスクを形成・使用して不必要な膜を削除していく
のではなく、１種類のマスクを使用して１回のパターニ
ングで不必要な２種類の膜をドライエツチング及びウェ
ットエツチングにより削除しようとするものである。
〔発明の効果］
以上説明した様に本発明は、１種類のマスクによるパタ
ーニングで任意の部分の２種類の膜の削除が可能になる
ため、マスクの種類が少なくなり、且つ隣接した膜にお
ける上下のマスクの位置ズレの影響による抵抗パターン
のバラツキが非常に小さくなるため、精度の高いＭＲ素
子の抵抗パターンを製造できる効果がある。
ーニングで任意の部分の２種類の膜の削除が可能になる
ため、マスクの種類が少なくなり、且つ隣接した膜にお
ける上下のマスクの位置ズレの影響による抵抗パターン
のバラツキが非常に小さくなるため、精度の高いＭＲ素
子の抵抗パターンを製造できる効果がある。
第１図（ａ）〜（ｈ）は本発明の一実施例を説明するた
めの工程順に示すＭＲ素子の縦断面図、第２図（ａ）〜
（ｇ）は従来例を説明するための工程順に示すＭＲ素子
の縦断面図である。 １・・・・・シリコン基板 ２・・・・・下地酸化シリコン ３・・・・・パーマロイ ４・・・・・金 ５・・・・・チタン ６・・・・・レジスト膜（１回目のパターニング用） ７・・・ご・レジスト膜（２回目のパターニング用） ８・・・・・レジスト膜（３回目のパターニング用） ９・・・・・レジスト膜（４回目のパターニング用） ＩＯ・・・・・カバー酸化シリコン Ａ・・・・・電極部 Ａ′ ・・・・電極部 Ｂ・・・・・センサー部 第１図 第 図 第２図
めの工程順に示すＭＲ素子の縦断面図、第２図（ａ）〜
（ｇ）は従来例を説明するための工程順に示すＭＲ素子
の縦断面図である。 １・・・・・シリコン基板 ２・・・・・下地酸化シリコン ３・・・・・パーマロイ ４・・・・・金 ５・・・・・チタン ６・・・・・レジスト膜（１回目のパターニング用） ７・・・ご・レジスト膜（２回目のパターニング用） ８・・・・・レジスト膜（３回目のパターニング用） ９・・・・・レジスト膜（４回目のパターニング用） ＩＯ・・・・・カバー酸化シリコン Ａ・・・・・電極部 Ａ′ ・・・・電極部 Ｂ・・・・・センサー部 第１図 第 図 第２図
Claims (3)
- （１）磁気抵抗素子の製造方法において、 １種類のマスクを用い、２種類の不要膜を除去する工程
を含むことを特徴とする磁気抵抗素子の製造方法。 - （２）シリコン基板上に、下地酸化シリコンと、パーマ
ロイと、金と、チタンと、カバー酸化シリコンとが積層
されてなる磁気抵抗素子の製造方法において、 電極部を形成する金上のチタンとカバー酸化シリコンの
除去と、センサー部のパーマロイ上の金とチタンの除去
を、各々１種類のマスクを用いたパターニング並びにド
ライエッチング及びウェットエッチングにより行い抵抗
パターンを形成することを特徴とする磁気抵抗素子の製
造方法。 - （３）シリコン基板上に、下地酸化シリコンと、パーマ
ロイと、金と、チタンと、カバー酸化シリコンとを積層
する工程と、 レジスト膜を形成してパターニング後、ドライエッチン
グによりセンサー部のチタンを除去し、続いてウェット
エッチングにより金を除去する工程と、 レジスト膜を形成してパターニング後、ウェットエッチ
ングにより電極部のカバー酸化シリコンを除去し、続い
てドライエッチングによりチタンを除去する工程とを含
むことを特徴とする磁気抵抗素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2200472A JPH0484472A (ja) | 1990-07-27 | 1990-07-27 | 磁気抵抗素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2200472A JPH0484472A (ja) | 1990-07-27 | 1990-07-27 | 磁気抵抗素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0484472A true JPH0484472A (ja) | 1992-03-17 |
Family
ID=16424889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2200472A Pending JPH0484472A (ja) | 1990-07-27 | 1990-07-27 | 磁気抵抗素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0484472A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2726960A1 (fr) * | 1994-11-10 | 1996-05-15 | Thomson Csf | Procede de realisation de transducteurs magnetoresistifs |
-
1990
- 1990-07-27 JP JP2200472A patent/JPH0484472A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2726960A1 (fr) * | 1994-11-10 | 1996-05-15 | Thomson Csf | Procede de realisation de transducteurs magnetoresistifs |
| WO1996015461A1 (fr) * | 1994-11-10 | 1996-05-23 | Thomson-Csf | Procede de realisation de transducteurs magnetoresistifs |
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