JPH0348781A - Ｒｏｍプローブによるｉｃｅ - Google Patents
ＲｏｍプローブによるｉｃｅInfo
- Publication number
- JPH0348781A JPH0348781A JP1184219A JP18421989A JPH0348781A JP H0348781 A JPH0348781 A JP H0348781A JP 1184219 A JP1184219 A JP 1184219A JP 18421989 A JP18421989 A JP 18421989A JP H0348781 A JPH0348781 A JP H0348781A
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- JP
- Japan
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- memory
- rom
- mpu
- ice
- probe
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- Pending
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、ＲＯＭ１０−ブによるＩＣＥ（イン→ｒ−
キットエミュレータ）についてのものである。
キットエミュレータ）についてのものである。
［従来の技術］
ＩＣＥは次のような機能をもつ。
（ア） ＭＰｔＪ （マイクロプロセッサ）のエミュレ
ーション （イ）エミュレーションメモリ（ターゲットシステムの
メモリの代替） （つ）トレーストリガ 近来、ＭＰＵの高速化が進み、リアルタイムのエミュレ
ーションの実現が難しくなってきた。
ーション （イ）エミュレーションメモリ（ターゲットシステムの
メモリの代替） （つ）トレーストリガ 近来、ＭＰＵの高速化が進み、リアルタイムのエミュレ
ーションの実現が難しくなってきた。
次に、第３図により従来技術によるＩＣＥの構成を説明
する。
する。
第３図の１１はＩＣＥ制御回路、１２はＭＡＰ変更回路
、１３はＭＡＲ回路、１４はメモリ、１５はＴＣＰＵ（
エミュレーションするターゲットＭＰＵ）、１６は切換
器、１７はＭＰＵプローブ、１８はバス、１９はＲＯＭ
、２０は実機である。
、１３はＭＡＲ回路、１４はメモリ、１５はＴＣＰＵ（
エミュレーションするターゲットＭＰＵ）、１６は切換
器、１７はＭＰＵプローブ、１８はバス、１９はＲＯＭ
、２０は実機である。
第３図のＩＣＥでは、あらかじめエミュレーションに必
要なメモリ空間をＭＰＵ変更回路１２でＭＡＰ回路１３
に設定し、メモリ１４にターゲットプログラムを書き込
む。
要なメモリ空間をＭＰＵ変更回路１２でＭＡＰ回路１３
に設定し、メモリ１４にターゲットプログラムを書き込
む。
その後、ＴＣＰＵ１５を動作させ、ＭＡＰ回路１３がア
ドレスを監視する。
ドレスを監視する。
ＭＡＰ回銘１３は、あらかじめ設定された範囲内のアド
レスを判定し、メモリ１４のアドレスならば、アドレス
をメモリ１４の実際のアドレスに変換し、データバスを
メモリ１４に切替え、データバスにデータを乗せる。
レスを判定し、メモリ１４のアドレスならば、アドレス
をメモリ１４の実際のアドレスに変換し、データバスを
メモリ１４に切替え、データバスにデータを乗せる。
［発明が解決しようとする課題］
第３ＵＡのＩＣＥでは、第４図に示すように、時間Ｔ１
でアドレス信号が出てから、ＴＣＰＵ１５にデータリー
ドが起るまでの時間Ｔ４の間に、エミュレーションアド
レスを抽出し、データバスにデータをのせなければなら
ないが、ＭＰＵが高速化し、１サイクルの時間が縮まる
と、アドレス１４号が出てからデータリードの起る時間
Ｔ、〜′丁′４がデータバスにデータを乗せるまでの時
間Ｔ１〜Ｔ、よりも早くなることがある。
でアドレス信号が出てから、ＴＣＰＵ１５にデータリー
ドが起るまでの時間Ｔ４の間に、エミュレーションアド
レスを抽出し、データバスにデータをのせなければなら
ないが、ＭＰＵが高速化し、１サイクルの時間が縮まる
と、アドレス１４号が出てからデータリードの起る時間
Ｔ、〜′丁′４がデータバスにデータを乗せるまでの時
間Ｔ１〜Ｔ、よりも早くなることがある。
第４図の時間’Ｔ”１２は、エミュレーションアドレス
をマツプ回路１３が確定するまでの時間であり、時間Ｔ
２３はメモリ１４でデータバス１８にデータをのせる時
間である。
をマツプ回路１３が確定するまでの時間であり、時間Ｔ
２３はメモリ１４でデータバス１８にデータをのせる時
間である。
データリードの起る時間を遅らせるために、ウェイトを
挿入しなければならない。
挿入しなければならない。
この方法だと、アドレスがメモリ１４のアドレスでなく
、ターゲット上のメモリがある場合でも、ＭＡＲ回路１
３を介するためメモリ１４と同等の速さになる。
、ターゲット上のメモリがある場合でも、ＭＡＲ回路１
３を介するためメモリ１４と同等の速さになる。
この発明は、ターゲットシステム上のバスに直接エミュ
レーションメモリを接続することにより、バス切り替え
信号およびエミュレーションメモリのアドレス変換を不
要とし、従来のトレース、トリガ機能をそのままに、高
速のＭ Ｐ Ｕをリアルタイムにエミュレーションする
ことができるようにすることを目的とする。
レーションメモリを接続することにより、バス切り替え
信号およびエミュレーションメモリのアドレス変換を不
要とし、従来のトレース、トリガ機能をそのままに、高
速のＭ Ｐ Ｕをリアルタイムにエミュレーションする
ことができるようにすることを目的とする。
［課題を解決するための手段］
この目的を達成するために、この発明では、バス７で接
続されるＭ Ｐ Ｕ ８とＲＯＭ９で構成される実機１
０のＭＰＵ８をエミュレーションをする場合に、ＲＯＭ
９と同じ内容を記憶するメモリ４と、メモリ４をバス
７に接続するＲＯＭプローブ６と、”ｒ’ｃＰＵ３をバ
ス７に接続するＭＰＵ７゜−ブ５と、メモリ４に記憶さ
れているデータを書き換えるメモリ制御回路２と、ＴＣ
ＰＵ３からの信号でメモリ制御回路２を制御するＩＣＥ
制御回路１とを１１ｉえ、実機１０のＭＰＵ８とＲＯＭ
９を外し、ＴＣＰＵ３がＲＯＭ９の代わりにメモリ４に
記憶されているプログラムを実行する。
続されるＭ Ｐ Ｕ ８とＲＯＭ９で構成される実機１
０のＭＰＵ８をエミュレーションをする場合に、ＲＯＭ
９と同じ内容を記憶するメモリ４と、メモリ４をバス
７に接続するＲＯＭプローブ６と、”ｒ’ｃＰＵ３をバ
ス７に接続するＭＰＵ７゜−ブ５と、メモリ４に記憶さ
れているデータを書き換えるメモリ制御回路２と、ＴＣ
ＰＵ３からの信号でメモリ制御回路２を制御するＩＣＥ
制御回路１とを１１ｉえ、実機１０のＭＰＵ８とＲＯＭ
９を外し、ＴＣＰＵ３がＲＯＭ９の代わりにメモリ４に
記憶されているプログラムを実行する。
次に、第１図により、この発明によるＩＣＥのＥメモリ
の構成を説明する。
の構成を説明する。
第１図の１はＩＣＥ制御回路、２はメモリ制御回路、３
はＴＣＰＵ、４はメモリ、５はＭＰＵプローブ、６はＲ
ＯＭプローブ、７はバス、８はＭｐｕ、９はＲＯＭ、１
０は実機である。
はＴＣＰＵ、４はメモリ、５はＭＰＵプローブ、６はＲ
ＯＭプローブ、７はバス、８はＭｐｕ、９はＲＯＭ、１
０は実機である。
［作用］
第１図が第３図との相違する点は、ＭＰＵグローブ５と
ＲＯＭプローブ６がある点である。
ＲＯＭプローブ６がある点である。
第１図のＩＣＥは、エミュレーションするＴＣＰＵ３．
エミュレーションメモリに使用するメモリ４、メモリ４
を制御するメモリ制御回路２、メモリ制御回路２を制御
するｉＣＥ制御回路１で構成される。
エミュレーションメモリに使用するメモリ４、メモリ４
を制御するメモリ制御回路２、メモリ制御回路２を制御
するｉＣＥ制御回路１で構成される。
第１図では、第２図に示すように、ターゲラＩ・システ
ム上のＲＯＭ９を外し、ＲＯＭプローブ６を接続する。
ム上のＲＯＭ９を外し、ＲＯＭプローブ６を接続する。
また、ＭＰＵ８を外し、Ｍ Ｆ’ Ｕプローブ５を接続
する。
する。
メモリ４にメモリ制御回路２からターゲットプログラム
を書き込む。
を書き込む。
ＴＣＰＵ３をエミュレーションし、ターゲットシステム
のバス７を通して、メモリ４に対して読み込み、または
書き込む。
のバス７を通して、メモリ４に対して読み込み、または
書き込む。
［発明の効果］
この発明によれば、ＲＯＭプローブを付加することによ
り、エミュレーションメモリのアドレス変換およびデー
タの抽出する時間をなくし、高速なターゲラＩ・システ
ムのエミュレーションメモリをリアルタイムにエミュレ
ーションすることができる。
り、エミュレーションメモリのアドレス変換およびデー
タの抽出する時間をなくし、高速なターゲラＩ・システ
ムのエミュレーションメモリをリアルタイムにエミュレ
ーションすることができる。
また、高速なターゲットシステム上のメモリに・ついて
（ｒ １サイクルの時間を遅延することなく動作させる
ことができる。
（ｒ １サイクルの時間を遅延することなく動作させる
ことができる。
第１図はこの発明によるＲ （’） Ｍプローブによる
Ｉ ＣＥ、の構成図、第２１図は実機の構成図、第３図
は従来技術によるｉ（’Ｅの構成図、第４図は第３図の
タイムチャートである。 １・・・・・・ＩＣＥ制御回路、２・・・・・・メモリ
制御回路、３・・・・・・ＴＣＰｕ、４・・・・・・メ
モリ、５・・・・・・ＭＰＬＩプローブ、６・・・・・
・ＲＯＭプローブ、７・・・・・・バス、８・・・・・
・ＭＰｔＪ、９・・・・・・ＲＯＭ、１０・・・・・・
実機。
Ｉ ＣＥ、の構成図、第２１図は実機の構成図、第３図
は従来技術によるｉ（’Ｅの構成図、第４図は第３図の
タイムチャートである。 １・・・・・・ＩＣＥ制御回路、２・・・・・・メモリ
制御回路、３・・・・・・ＴＣＰｕ、４・・・・・・メ
モリ、５・・・・・・ＭＰＬＩプローブ、６・・・・・
・ＲＯＭプローブ、７・・・・・・バス、８・・・・・
・ＭＰｔＪ、９・・・・・・ＲＯＭ、１０・・・・・・
実機。
Claims (1)
- 【特許請求の範囲】 １、バス（１）で接続されるＭＰＵ（８）とＲＯＭ（９
）で構成される実機（１０）のＭＰＵ（８）をエミュレ
ーションをする場合に、 ＲＯＭ（９）と同じ内容を記憶するメモリ （４）と、 メモリ（４）をバス（７）に接続するＲＯＭプローブ（
６）と、 ＴＣＰＵ（３）をバス（７）に接続するＭＰＵプローブ
（５）と、 メモリ（４）に記憶されているデータを書き換えるメモ
リ制御回路（２）と、 ＴＣＰＵ（３）からの信号でメモリ制御回路（２）を制
御するＩＣＥ制御回路（１）とを備え、実機（１０）の
ＭＰＵ（８）とＲＯＭ（９）を外し、ＴＣＰＵ（３）が
ＲＯＭ（９）の代わりにメモリ（４）に記憶されている
プログラムを実行することを特徴とするＲＯＭプローブ
によるＩＣＥ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1184219A JPH0348781A (ja) | 1989-07-17 | 1989-07-17 | Ｒｏｍプローブによるｉｃｅ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1184219A JPH0348781A (ja) | 1989-07-17 | 1989-07-17 | Ｒｏｍプローブによるｉｃｅ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0348781A true JPH0348781A (ja) | 1991-03-01 |
Family
ID=16149451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1184219A Pending JPH0348781A (ja) | 1989-07-17 | 1989-07-17 | Ｒｏｍプローブによるｉｃｅ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0348781A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010223652A (ja) * | 2009-03-23 | 2010-10-07 | Hitachi Metals Ltd | 磁気センサ組立体および磁気エンコーダ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6061834A (ja) * | 1983-09-14 | 1985-04-09 | Yokogawa Hokushin Electric Corp | マイクロプロセツサアナライザ |
-
1989
- 1989-07-17 JP JP1184219A patent/JPH0348781A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6061834A (ja) * | 1983-09-14 | 1985-04-09 | Yokogawa Hokushin Electric Corp | マイクロプロセツサアナライザ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010223652A (ja) * | 2009-03-23 | 2010-10-07 | Hitachi Metals Ltd | 磁気センサ組立体および磁気エンコーダ |
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