JPH0349246A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0349246A JPH0349246A JP1184367A JP18436789A JPH0349246A JP H0349246 A JPH0349246 A JP H0349246A JP 1184367 A JP1184367 A JP 1184367A JP 18436789 A JP18436789 A JP 18436789A JP H0349246 A JPH0349246 A JP H0349246A
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- semiconductor chip
- semiconductor integrated
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/722—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between stacked chips
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置技術に関し、特に、実装
方式としてＴ Ａ Ｂ （Ｔａｐｅ Ａｕｔｏｍａｔｅ
ｄ Ｒａｎｄｕｎｇ） 方式を用いる半導体集積回路
装置に適用して有効な技術に関するものである。
方式としてＴ Ａ Ｂ （Ｔａｐｅ Ａｕｔｏｍａｔｅ
ｄ Ｒａｎｄｕｎｇ） 方式を用いる半導体集積回路
装置に適用して有効な技術に関するものである。
ＴＡＢ方式を用いる半導体集積回路装置については、例
えば株式会社プレスジャーナル社、平成元年５月２０日
発行、「月刊セミコンダクターワールド（Ｓｅｍｉｃｏ
ｎｄｕｃｔｏｒ Ｗｏｒｌｄ） −１９８９年６月号Ｊ
Ｐ１０７〜Ｐ１３１に記載があり、フィルムキャリヤや
ＴＡＢ用のバンプ電極の形成技術およびＴＡＢのインナ
ーリード部と半導体チップの電極とのボンディング技術
等について説明されている。
えば株式会社プレスジャーナル社、平成元年５月２０日
発行、「月刊セミコンダクターワールド（Ｓｅｍｉｃｏ
ｎｄｕｃｔｏｒ Ｗｏｒｌｄ） −１９８９年６月号Ｊ
Ｐ１０７〜Ｐ１３１に記載があり、フィルムキャリヤや
ＴＡＢ用のバンプ電極の形成技術およびＴＡＢのインナ
ーリード部と半導体チップの電極とのボンディング技術
等について説明されている。
ところで、従来のＴ Ａ Ｂ方式を用いる半導体集積回
路装置においては、半導体チップの電極とフィルムキャ
リヤにパターン形成されたリードのインナーリード部と
を電気的に接続した後、半導体チップの素子形成面のみ
、あるいは全面をポツティング樹脂により被覆し半導体
チップを封止していた。
路装置においては、半導体チップの電極とフィルムキャ
リヤにパターン形成されたリードのインナーリード部と
を電気的に接続した後、半導体チップの素子形成面のみ
、あるいは全面をポツティング樹脂により被覆し半導体
チップを封止していた。
ところが、上記従来のＴＡＢ方式を用いる半導体集積回
路装置技術においては、半導体チップをポツティング樹
脂によって封止するため、半導体チップを外部の湿気や
不純物イオン等の汚染源から充分に保護することができ
ず、これらの汚染源に起因して半導体チップに形成され
た素子の電気的特性が変動したり、配線が腐食したり、
ひいては素子の破壊や配線の断線不良が発生したりする
問題があることを本発明者は見出した。
路装置技術においては、半導体チップをポツティング樹
脂によって封止するため、半導体チップを外部の湿気や
不純物イオン等の汚染源から充分に保護することができ
ず、これらの汚染源に起因して半導体チップに形成され
た素子の電気的特性が変動したり、配線が腐食したり、
ひいては素子の破壊や配線の断線不良が発生したりする
問題があることを本発明者は見出した。
本発明は上記課題に着目してなされたものであり、その
目的は、ＴＡＢ方式を用いる半導体集積回路装置の信頼
性を向上させることのできる技術を提供することにある
。
目的は、ＴＡＢ方式を用いる半導体集積回路装置の信頼
性を向上させることのできる技術を提供することにある
。
本発明の前記ならびにその他の目的と新規な特徴は、明
細書の記述および添付図面から明らかになるであろう。
細書の記述および添付図面から明らかになるであろう。
本僧において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、以下のとおりである。
要を簡単に説明すれば、以下のとおりである。
すなわち、シリコン基板上にＣＣＢバンプを介して実装
された半導体チップの素子形成面を、その外周に沿って
延設された封止部によって気密封止するとともに、前記
シリコン基板の外周にバンプ電極を形成し、前記バンプ
電極とフィルムキャリヤのインナーリード部とを接続し
た半導体集積回路装置構造とするものである。
された半導体チップの素子形成面を、その外周に沿って
延設された封止部によって気密封止するとともに、前記
シリコン基板の外周にバンプ電極を形成し、前記バンプ
電極とフィルムキャリヤのインナーリード部とを接続し
た半導体集積回路装置構造とするものである。
上記した手段によれば、半導体チップに形成された素子
や配線が湿気や不純物イオン等の汚染源から保護される
ため、汚染源に起因する素子の電気的特性の変動や素子
破壊および配線の腐食や断線不良等が抑制され、ＴＡＢ
方式を用いる半導体集積回路装置の信頼性を向上させる
ことが可能上なる。
や配線が湿気や不純物イオン等の汚染源から保護される
ため、汚染源に起因する素子の電気的特性の変動や素子
破壊および配線の腐食や断線不良等が抑制され、ＴＡＢ
方式を用いる半導体集積回路装置の信頼性を向上させる
ことが可能上なる。
〔実施例１〕
第１図は本発明の一実施例である半導体集積回路装置を
示す一部破断斜視図、第２図はこの半導体集積回路装置
の平面図、第３図は第１図の■ＩＩＩ線の断面図、第４
図（ａ）〜（Ｃ）はこの半導体集積回路装置の組立工程
を示す断面図であ）。
示す一部破断斜視図、第２図はこの半導体集積回路装置
の平面図、第３図は第１図の■ＩＩＩ線の断面図、第４
図（ａ）〜（Ｃ）はこの半導体集積回路装置の組立工程
を示す断面図であ）。
以下、本実施例１の半導体集積回路装置を第１図、第２
図および第３図により説明する。
図および第３図により説明する。
ポリイミド樹脂等からなるフィルムキャリヤＬの中央に
は、例えば四角形状のデバイス孔２が穿孔されている。
は、例えば四角形状のデバイス孔２が穿孔されている。
フィルムキャリヤｌの上面には、例えば銅（Ｃｕ）から
なるリード３が、デバイス孔２の各辺に沿って複数パタ
ーン形成されており、各リード３の一端のインナーリー
ド部３ａは、デバイス孔２内に突出するように延設され
ている。
なるリード３が、デバイス孔２の各辺に沿って複数パタ
ーン形成されており、各リード３の一端のインナーリー
ド部３ａは、デバイス孔２内に突出するように延設され
ている。
デバイス孔２内には、例えば四角形状の／リコン（Ｓｉ
）配線基板（以下、基板という）４ａが配！されている
。
）配線基板（以下、基板という）４ａが配！されている
。
この基板４ａの外周には、アルミニウム（Ａβ）等から
なる電極５ａ（第３図）が、基板４ａの各辺に沿って複
数形成されている。各電極５ａの上面には、下地金属１
ｉＦｌｓ６ａが形成されている。下地金属部６ａは、下
方から順にチタン（Ｔ１）、ニッケル（Ｎｉ）、Ａｕ等
の金属層が積層されてなる。下地金属部６ａの上面には
、Ａｕ等からなるバンプ電極が形成されている。そして
、バンプ電極７は、フィルムキャリヤｌのインナーリー
ド部３ａと電気的に接続されており、基板４ａは、フィ
ルムキャリヤｌに実装された状響になっている。
なる電極５ａ（第３図）が、基板４ａの各辺に沿って複
数形成されている。各電極５ａの上面には、下地金属１
ｉＦｌｓ６ａが形成されている。下地金属部６ａは、下
方から順にチタン（Ｔ１）、ニッケル（Ｎｉ）、Ａｕ等
の金属層が積層されてなる。下地金属部６ａの上面には
、Ａｕ等からなるバンプ電極が形成されている。そして
、バンプ電極７は、フィルムキャリヤｌのインナーリー
ド部３ａと電気的に接続されており、基板４ａは、フィ
ルムキャリヤｌに実装された状響になっている。
一方、基板４ａの中央には、所定の集積回路が形成され
た半導体チップ８が、素子形成面を下方に向けて半田（
Ｐｂ／Ｓｎ）等からなるＣＣＢバンプ９を介して実装さ
れている。そして、半導体チップ８の素子形成面は、半
導体チップ８の外周に沿って延設された封止部１０によ
って気密封止されている。したがって、本実施例１の半
導体集積回路装置においては、半導体チップ８に形成さ
れた素子や配線が外部の湿気や不純物イオン等から保護
される構造となっている。封止部ｌＯは、例えば、半導
体チップ８の保護膜１１ａ上に形成された棒状の下地金
ｔｉｌｌｏａと、基板４ａの保護膜１１ｂ上に形成され
た棒状の下地金り部１０ｂと、これら下地金ｆｕＥ１０
ａ、ｌＯｂの間に形成された半田（Ｐｂ／Ｓｎ）等から
なる接合ｍ１ＯＣとか：）構成されている。なお、下地
金属部ＩＱａ、ｊｏｂは、各々保護膜１１ａ、ｌｌｂ上
に、順にＴ＋、Ｎｉ、Ａｕ等の金属層が積層されてＩ；
る。また、保護膜１１ａ、ｌｌｂは、８１０２等からな
る。
た半導体チップ８が、素子形成面を下方に向けて半田（
Ｐｂ／Ｓｎ）等からなるＣＣＢバンプ９を介して実装さ
れている。そして、半導体チップ８の素子形成面は、半
導体チップ８の外周に沿って延設された封止部１０によ
って気密封止されている。したがって、本実施例１の半
導体集積回路装置においては、半導体チップ８に形成さ
れた素子や配線が外部の湿気や不純物イオン等から保護
される構造となっている。封止部ｌＯは、例えば、半導
体チップ８の保護膜１１ａ上に形成された棒状の下地金
ｔｉｌｌｏａと、基板４ａの保護膜１１ｂ上に形成され
た棒状の下地金り部１０ｂと、これら下地金ｆｕＥ１０
ａ、ｌＯｂの間に形成された半田（Ｐｂ／Ｓｎ）等から
なる接合ｍ１ＯＣとか：）構成されている。なお、下地
金属部ＩＱａ、ｊｏｂは、各々保護膜１１ａ、ｌｌｂ上
に、順にＴ＋、Ｎｉ、Ａｕ等の金属層が積層されてＩ；
る。また、保護膜１１ａ、ｌｌｂは、８１０２等からな
る。
また、半導体チップ８は、基板４ａと同じＳ１単結晶か
らなる。したがって、半導体チップ３と基板４ａとの熱
膨張係数が同じなので、熱膨張係数の差に起因する。Ｃ
ＣＢバンプ９や封止部１０への熱応力の集中が抑制され
、これらの接合寿命を充分に保証できる構造となってい
る。
らなる。したがって、半導体チップ３と基板４ａとの熱
膨張係数が同じなので、熱膨張係数の差に起因する。Ｃ
ＣＢバンプ９や封止部１０への熱応力の集中が抑制され
、これらの接合寿命を充分に保証できる構造となってい
る。
半導体チップ８と低板４ａとを電気的に接続するＣＣＢ
バンプ９：ゴ、半導体チップ８に形成された下地金属に
６ｂを介して半導体チップ８に形成されたＡＮ等からな
る電極５ｂと電気的に接続されている。
バンプ９：ゴ、半導体チップ８に形成された下地金属に
６ｂを介して半導体チップ８に形成されたＡＮ等からな
る電極５ｂと電気的に接続されている。
また、ＣＣＢバンプ９は、基板４ａに形成された下・地
金属部６Ｃを介して基板４ａに形成されたへ１等からな
る電極５Ｃと電気的に接続されている。そして、この電
極５Ｃは、基板４ａに形成、された１へｐ等かろなる配
線１２およびスルーホール部１３を介して基板４ａの外
周に形成されたバンプ電極７と電気的に接続されている
。
金属部６Ｃを介して基板４ａに形成されたへ１等からな
る電極５Ｃと電気的に接続されている。そして、この電
極５Ｃは、基板４ａに形成、された１へｐ等かろなる配
線１２およびスルーホール部１３を介して基板４ａの外
周に形成されたバンプ電極７と電気的に接続されている
。
このようｆｌ半導体集積回路装置を組み立てるには、例
えば以下のようにする。
えば以下のようにする。
まず、第４図（ａ）に示すように、半導体チップ８の下
地金属部６ｂ、ｌＯａの上面に半田（Ｐｂ／Ｓｎ）等を
スパッタリング法あるいは蒸着法等により被着し、下地
金属１６ｂの上面にＣＣＢバンプ９形成し、かつ下地金
属部１０３の上面に接合部１０ｃを形成する。
地金属部６ｂ、ｌＯａの上面に半田（Ｐｂ／Ｓｎ）等を
スパッタリング法あるいは蒸着法等により被着し、下地
金属１６ｂの上面にＣＣＢバンプ９形成し、かつ下地金
属部１０３の上面に接合部１０ｃを形成する。
次に、第４図（ｂ）に示すように、半導体チップ８の素
子形成面を下方に向けて、半導体チップ８に形成された
ＣＣＢバンプ９と基板４ａに形成された下地金属部６Ｃ
とを相対応させ、かつ接合部１０Ｃと基板４ａに形成さ
れた下地金属部１０ｂとを４目対応させ、これらの位置
合わせを行った後、ａｐ％理炉を通すことによりＣＣＢ
バンプ９および接合部１０ｃを構成する半田（Ｐｂ／Ｓ
ｎ）をリフローする。
子形成面を下方に向けて、半導体チップ８に形成された
ＣＣＢバンプ９と基板４ａに形成された下地金属部６Ｃ
とを相対応させ、かつ接合部１０Ｃと基板４ａに形成さ
れた下地金属部１０ｂとを４目対応させ、これらの位置
合わせを行った後、ａｐ％理炉を通すことによりＣＣＢ
バンプ９および接合部１０ｃを構成する半田（Ｐｂ／Ｓ
ｎ）をリフローする。
そして、第４図（Ｃ）に示すように、ＣＣＢバンプ９と
下地金属部６Ｃとを接合して半導体チップ８の電極５ｂ
と基板４ａの電極５Ｃとを電気的に接続し、かつ接合、
％ｌＯＣと下地金属部１０ｂとを接合して半導体チップ
８の素子形成面を気密封止する。
下地金属部６Ｃとを接合して半導体チップ８の電極５ｂ
と基板４ａの電極５Ｃとを電気的に接続し、かつ接合、
％ｌＯＣと下地金属部１０ｂとを接合して半導体チップ
８の素子形成面を気密封止する。
その後、半導体チップ８の実装された基板４ａをインナ
リードボンダのボンディングステージ１４上に載置して
、基板４ａの外周に形成された複数のバンプ電融７とフ
ィルムキャリヤ１から延設された複数のインナーリード
部３ａとを位置合わけし、加熱ツール１５を図中の矢印
に示す方向に下げて、バンプ電極７とインナーリード１
３ａとをギヤングボンディングし、第１図〜第３図に示
した半導体集積回路装置を組み立てる。
リードボンダのボンディングステージ１４上に載置して
、基板４ａの外周に形成された複数のバンプ電融７とフ
ィルムキャリヤ１から延設された複数のインナーリード
部３ａとを位置合わけし、加熱ツール１５を図中の矢印
に示す方向に下げて、バンプ電極７とインナーリード１
３ａとをギヤングボンディングし、第１図〜第３図に示
した半導体集積回路装置を組み立てる。
このように本実施例１によれば、以下の効果を得ること
ができる。（１）、フィルムキャリヤｌに実装さ°れた
基板４ａ上にＣＣＢバンプ９を介して実装された半導体
チップ８の素子形成面を半導体チップ８の外周に沿って
延設された封止部ｌＯによって気密封止したことにより
、素子や配線が湿気や不純物イオン等の汚染源から保護
されるため、汚染源に起因する素子の電気的特性の変動
や素子破壊および配線の腐食や断線不良等が抑制され、
ＴＡＢ方式を用いる半導体集積回路装置の信頼性を向上
させることが可能となる。（２）、ギヤングボンディン
グが可能であり、多ピンの半導体集積回路装置を短時間
でボンディング可能である、（３）。
ができる。（１）、フィルムキャリヤｌに実装さ°れた
基板４ａ上にＣＣＢバンプ９を介して実装された半導体
チップ８の素子形成面を半導体チップ８の外周に沿って
延設された封止部ｌＯによって気密封止したことにより
、素子や配線が湿気や不純物イオン等の汚染源から保護
されるため、汚染源に起因する素子の電気的特性の変動
や素子破壊および配線の腐食や断線不良等が抑制され、
ＴＡＢ方式を用いる半導体集積回路装置の信頼性を向上
させることが可能となる。（２）、ギヤングボンディン
グが可能であり、多ピンの半導体集積回路装置を短時間
でボンディング可能である、（３）。
フィルムキャリヤに実装された状態で電気回路の試験が
行える、（４）、高速回路において良好な高周波特性を
得ることが可能である、（５）、１００μｍ以下の電極
ピッチに対応できるため、半導体集積回路装置の小形化
が図れる、（６）、ＴＡＢのリードは引張強度が大きい
ため、高い信頼性を得られる等の効果の他に以下の効果
を得ることができる。
行える、（４）、高速回路において良好な高周波特性を
得ることが可能である、（５）、１００μｍ以下の電極
ピッチに対応できるため、半導体集積回路装置の小形化
が図れる、（６）、ＴＡＢのリードは引張強度が大きい
ため、高い信頼性を得られる等の効果の他に以下の効果
を得ることができる。
すなわち、フィルムキャリヤｌに実装された基阪４ａ上
にＣＣＢバンプ９を介して実装された半導体チップ８の
素子形成面を半導体チップ８の外周に沿って延設された
封止部ｌＯによって気密封止したことにより、素子や配
線が湿気や不純物イオン等の汚染源から保護されるため
、素子の電気的特性の変動や素子破壊および配線の腐食
や断線不良等の発生が抑制され、ＴＡＢ方式を用いる半
導体集積回路装置の信頼性を向上させることが可能とな
る。
にＣＣＢバンプ９を介して実装された半導体チップ８の
素子形成面を半導体チップ８の外周に沿って延設された
封止部ｌＯによって気密封止したことにより、素子や配
線が湿気や不純物イオン等の汚染源から保護されるため
、素子の電気的特性の変動や素子破壊および配線の腐食
や断線不良等の発生が抑制され、ＴＡＢ方式を用いる半
導体集積回路装置の信頼性を向上させることが可能とな
る。
〔実施例２〕
第５図は本発明の他の実施例である半導体集積回路装置
を示す平面図、第６図は第５図のＶｌ−Ｖｌ線の断面図
である。
を示す平面図、第６図は第５図のＶｌ−Ｖｌ線の断面図
である。
本実施例２においては、第５図および第６図に示すよう
に、基［４ｂ上に複数の半導体チップ８が実装されてい
る。各半導体チップ８の素子形成面は、各半導体チップ
８の外周に沿って延設された封止部ｌ口（第６図）によ
って気密封止されている。そして、第５図破線で示すよ
うに、基板４ｂにおいて、半導体チップ８が実装されて
いない領域には、メモリ回路１６が形成されている。
に、基［４ｂ上に複数の半導体チップ８が実装されてい
る。各半導体チップ８の素子形成面は、各半導体チップ
８の外周に沿って延設された封止部ｌ口（第６図）によ
って気密封止されている。そして、第５図破線で示すよ
うに、基板４ｂにおいて、半導体チップ８が実装されて
いない領域には、メモリ回路１６が形成されている。
メ゛モリ回路１６には、図示はしないが、例えばＭＯＳ
）ランジスタ等の能動素子と、情報を電荷の状態で保持
するキャパシタ等の受動素子とが形成されている。
）ランジスタ等の能動素子と、情報を電荷の状態で保持
するキャパシタ等の受動素子とが形成されている。
このよ−うに本実施例２によれば、ＴＡＢ方式を用いる
半導体集積回路装置において、以下の効果を得ることが
できる。
半導体集積回路装置において、以下の効果を得ることが
できる。
（１）、基板４ｂ上に半導体チップ８を複数実装したこ
とにより、半導体集積回路装置の大規模化に対応するこ
とが可能となる。
とにより、半導体集積回路装置の大規模化に対応するこ
とが可能となる。
（２）、基板４ｂの配線経路の組み換えにより、半導体
集積回路装置の回路機能の変更および拡張に即座に対応
することが可能となる。
集積回路装置の回路機能の変更および拡張に即座に対応
することが可能となる。
（３）、基板４ｂにメモリ回路１６を形成したことによ
り、半導体集積回路装置の回路機能をさらに拡張するこ
とが可能となる。
り、半導体集積回路装置の回路機能をさらに拡張するこ
とが可能となる。
以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
例えば、前記実施例１においては、バンプ電極をＡｕに
よって構成した場合について説明したが、これに限定さ
れるものではな（、半田（Ｐｂ／Ｓｎ）によって構成し
ても良い。この場合、バンプ電極と、半導体チップのＣ
ＣＢバンプとが同一材料となるので、半導体チップを基
板上に実装する際にバンプ電極とインナーリード部とを
同時に接合することができ、半導体集積回路装置の組立
工程を低減することが可能となる。
よって構成した場合について説明したが、これに限定さ
れるものではな（、半田（Ｐｂ／Ｓｎ）によって構成し
ても良い。この場合、バンプ電極と、半導体チップのＣ
ＣＢバンプとが同一材料となるので、半導体チップを基
板上に実装する際にバンプ電極とインナーリード部とを
同時に接合することができ、半導体集積回路装置の組立
工程を低減することが可能となる。
また、前記実施例２おいては、基板にメモリ回路を形成
した場合について説明したが、これに限定されるもので
はなく種々変更可能であり、例えば論理回路でも良い。
した場合について説明したが、これに限定されるもので
はなく種々変更可能であり、例えば論理回路でも良い。
本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
すなわち、シリコン基板上にＣＣＢバンプな合弁して実
装された半導体チップの素子形成面を、そα外周に沿っ
て延設された封止部によって気密封止するとともに、前
記シリコン基板の外周にバンプ電極を形成し、前記バン
プ電極とフィルムキャリヤのインナーリード部とを接続
したことにより、素子や配線が湿気や不純物イオン等の
汚染源から保護されるため、汚染源に起因する素子の電
気的特性の変動や素子破壊および配線の腐食や断線不良
等が抑制される効果を得ることが可能となり、ＴＡＢ方
式を用いる半導体集積回路装置の信頼性を向上させるこ
とが可能となる。
装された半導体チップの素子形成面を、そα外周に沿っ
て延設された封止部によって気密封止するとともに、前
記シリコン基板の外周にバンプ電極を形成し、前記バン
プ電極とフィルムキャリヤのインナーリード部とを接続
したことにより、素子や配線が湿気や不純物イオン等の
汚染源から保護されるため、汚染源に起因する素子の電
気的特性の変動や素子破壊および配線の腐食や断線不良
等が抑制される効果を得ることが可能となり、ＴＡＢ方
式を用いる半導体集積回路装置の信頼性を向上させるこ
とが可能となる。
第１図は本発明の一実施例である半導体集積回路装置を
示す一部破断斜視図、 第２図はこの半導体集積回路装置の平面図、第３図は第
１図の［１−［ＩＩ線の断面図、第４図（ａ）〜（Ｃ）
はこの半導体集積回路装置の組立工程を示す断面図、 第５図は本発明の他の実施例である半導体集積回路装置
を示す平面図、 第６図は第５図のＶｌ−Ｖｌ線の断面図である。 ｌ・・・フィルムキャリヤ、２・・・デバイス孔、３・
・・リード、３ａ・・・インナーリード部、４ａ、４ｂ
・・・基板（／リコン基板）、５３〜５Ｃ・・・電極、
６３〜６Ｃ・・・下地金属部、７・・・バンプ電極、８
・・・半導体チップ、９・・・ＣＣＢハンプ、１０・・
・封止部、ｌＯａ、ｌＱｂ・・・下地金属部、ＩＯｃ・
・・接合部、ｌｌａ、ｌｌｂ・・・保護膜、１２・・・
配線、１３・・・スルーホール！、１４・・・ボンディ
ングステージ、１５・・・加熱ツール、１６・・・メモ
リ回路。
示す一部破断斜視図、 第２図はこの半導体集積回路装置の平面図、第３図は第
１図の［１−［ＩＩ線の断面図、第４図（ａ）〜（Ｃ）
はこの半導体集積回路装置の組立工程を示す断面図、 第５図は本発明の他の実施例である半導体集積回路装置
を示す平面図、 第６図は第５図のＶｌ−Ｖｌ線の断面図である。 ｌ・・・フィルムキャリヤ、２・・・デバイス孔、３・
・・リード、３ａ・・・インナーリード部、４ａ、４ｂ
・・・基板（／リコン基板）、５３〜５Ｃ・・・電極、
６３〜６Ｃ・・・下地金属部、７・・・バンプ電極、８
・・・半導体チップ、９・・・ＣＣＢハンプ、１０・・
・封止部、ｌＯａ、ｌＱｂ・・・下地金属部、ＩＯｃ・
・・接合部、ｌｌａ、ｌｌｂ・・・保護膜、１２・・・
配線、１３・・・スルーホール！、１４・・・ボンディ
ングステージ、１５・・・加熱ツール、１６・・・メモ
リ回路。
Claims (1)
- 【特許請求の範囲】 １、シリコン基板上にＣＣＢバンプを介して実装された
半導体チップの素子形成面を、その外周に沿って延設さ
れた封止部によって気密封止するとともに、前記シリコ
ン基板の外周にバンプ電極を形成し、前記バンプ電極と
フィルムキャリヤのインナーリード部とを接続したこと
を特徴とする半導体集積回路装置。 ２、前記シリコン基板上に複数の半導体チップを実装し
、それぞれの半導体チップの素子形成面をその外周に沿
って延設された封止部によって気密封止したことを特徴
とする請求項１記載の半導体集積回路装置。 ３、前記シリコン基板において、前記半導体チップが実
装されていない領域に、能動素子または受動素子を形成
したことを特徴とする請求項１または２記載の半導体集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1184367A JPH0349246A (ja) | 1989-07-17 | 1989-07-17 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1184367A JPH0349246A (ja) | 1989-07-17 | 1989-07-17 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0349246A true JPH0349246A (ja) | 1991-03-04 |
Family
ID=16151987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1184367A Pending JPH0349246A (ja) | 1989-07-17 | 1989-07-17 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0349246A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5869903A (en) * | 1996-07-15 | 1999-02-09 | Mitsubishi Denki Kabushiki Kaisha | Sealed semiconductor device including opposed substrates and metal wall |
| US6424034B1 (en) * | 1998-08-31 | 2002-07-23 | Micron Technology, Inc. | High performance packaging for microprocessors and DRAM chips which minimizes timing skews |
| JP2003010090A (ja) * | 2001-07-03 | 2003-01-14 | Azuma Industrial Co Ltd | 蓋付き塵取り |
| WO2003107421A3 (de) * | 2002-06-13 | 2004-04-08 | Infineon Technologies Ag | Halbleiterbauelement |
| US7211934B2 (en) | 2003-01-07 | 2007-05-01 | Hitachi, Ltd. | Electronic device and method of manufacturing the same |
| JP2007512707A (ja) * | 2003-11-26 | 2007-05-17 | アバゴ・テクノロジーズ・ジェネラル・アイピー（シンガポール）プライベート・リミテッド | 基板間においてプレスされるコンプライアント素子を有するデバイス |
-
1989
- 1989-07-17 JP JP1184367A patent/JPH0349246A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5869903A (en) * | 1996-07-15 | 1999-02-09 | Mitsubishi Denki Kabushiki Kaisha | Sealed semiconductor device including opposed substrates and metal wall |
| US6424034B1 (en) * | 1998-08-31 | 2002-07-23 | Micron Technology, Inc. | High performance packaging for microprocessors and DRAM chips which minimizes timing skews |
| JP2003010090A (ja) * | 2001-07-03 | 2003-01-14 | Azuma Industrial Co Ltd | 蓋付き塵取り |
| WO2003107421A3 (de) * | 2002-06-13 | 2004-04-08 | Infineon Technologies Ag | Halbleiterbauelement |
| DE10226363B4 (de) * | 2002-06-13 | 2008-04-24 | Infineon Technologies Ag | Halbleiterbauelement |
| US7211934B2 (en) | 2003-01-07 | 2007-05-01 | Hitachi, Ltd. | Electronic device and method of manufacturing the same |
| JP2007512707A (ja) * | 2003-11-26 | 2007-05-17 | アバゴ・テクノロジーズ・ジェネラル・アイピー（シンガポール）プライベート・リミテッド | 基板間においてプレスされるコンプライアント素子を有するデバイス |
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