JPH034935B2 - - Google Patents
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- JPH034935B2 JPH034935B2 JP57213076A JP21307682A JPH034935B2 JP H034935 B2 JPH034935 B2 JP H034935B2 JP 57213076 A JP57213076 A JP 57213076A JP 21307682 A JP21307682 A JP 21307682A JP H034935 B2 JPH034935 B2 JP H034935B2
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- 238000010586 diagram Methods 0.000 description 9
- 230000010354 integration Effects 0.000 description 4
- 101100321720 Arabidopsis thaliana PP2AA1 gene Proteins 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000002457 bidirectional effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 208000037656 Respiratory Sounds Diseases 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 206010037833 rales Diseases 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- Microcomputers (AREA)
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は高集積化に適したマイクロプロセツサ
の制御回路に関する。
の制御回路に関する。
従来例の構成とその問題点
近年の半導体集積回路技術の向上に伴つて高性
能なマイクロプロセツサが非常に低廉化してき
た。まずマイクロプロセツサの基本動作を最も一
般的な構造（第１図）を用いて説明する。第１図
ａにおいて、１はマイクロプロセツサ全体の動作
を制御する制御回路、２はレジスタフアイル、３
は算術論理演算処理を行なうALU、４，５は
ALU３の入力となるデータをデータバスから取
込み一時記憶するラツチ、６はALU３の演算結
果の状態フラグ（たとえばキヤリー、オーバフロ
ー、サインなど）を記憶するフラグレジスタであ
る。
能なマイクロプロセツサが非常に低廉化してき
た。まずマイクロプロセツサの基本動作を最も一
般的な構造（第１図）を用いて説明する。第１図
ａにおいて、１はマイクロプロセツサ全体の動作
を制御する制御回路、２はレジスタフアイル、３
は算術論理演算処理を行なうALU、４，５は
ALU３の入力となるデータをデータバスから取
込み一時記憶するラツチ、６はALU３の演算結
果の状態フラグ（たとえばキヤリー、オーバフロ
ー、サインなど）を記憶するフラグレジスタであ
る。
ここでは最も基本的なレジスタ間演算を例にと
つて説明する。たとえば ADD R0，R1 に相当する機械語コードが制御回路１に印加され
ると、制御回路１はレジスタフアイル２に対して
R0，R1に相当するレジスタアドレス情報を
REGA信号線を通じて出力する。また制御回路
１はALU３に対してADDに相当するALUフアン
クシヨン情報をALUF信号線を通して出力する。
レジスタアドレス情報により選択されたレジスタ
フアイル２に格納されていたデータはデータバス
に出力され、ALU３の入力データ用ラツチ４，
５に一時記憶される。ALU３はラツチ４，５の
データをALUフアンクシヨンコードに従がつて
演算し、演算結果を一方のバスのABusに出力
し、レジスタフアイル２の一方を書換える。また
ALU３は演算結果を出力すると同時にキヤリー、
オーバークロー、サインなどの演算状態フラグ信
号ALUSを作成しフラグレジスタ６に登録する。
このフラグは後に条件分岐などの命令によつて参
照される。
つて説明する。たとえば ADD R0，R1 に相当する機械語コードが制御回路１に印加され
ると、制御回路１はレジスタフアイル２に対して
R0，R1に相当するレジスタアドレス情報を
REGA信号線を通じて出力する。また制御回路
１はALU３に対してADDに相当するALUフアン
クシヨン情報をALUF信号線を通して出力する。
レジスタアドレス情報により選択されたレジスタ
フアイル２に格納されていたデータはデータバス
に出力され、ALU３の入力データ用ラツチ４，
５に一時記憶される。ALU３はラツチ４，５の
データをALUフアンクシヨンコードに従がつて
演算し、演算結果を一方のバスのABusに出力
し、レジスタフアイル２の一方を書換える。また
ALU３は演算結果を出力すると同時にキヤリー、
オーバークロー、サインなどの演算状態フラグ信
号ALUSを作成しフラグレジスタ６に登録する。
このフラグは後に条件分岐などの命令によつて参
照される。
以上の動作をタイミング図に表わしたのが第１
図ｂである。レジスタフアイル２の読出しはタイ
ミングT1，ALU入力データ用ラツチ４，５への
データ転送はタイミングT2、ALUの演算はタイ
ミングT2〜T3、演算結果のレジスタフアイル２
への転送、書込みをタイミングT4で行つている。
図ｂである。レジスタフアイル２の読出しはタイ
ミングT1，ALU入力データ用ラツチ４，５への
データ転送はタイミングT2、ALUの演算はタイ
ミングT2〜T3、演算結果のレジスタフアイル２
への転送、書込みをタイミングT4で行つている。
従来よりこのようなマイクロプロセツサを設計
する場合、主に消費電力を少なくするという観点
から能動素子（トランジスタ）数の最小化に注意
が払われてきたため、配線に関して軽視される嫌
いがあつた。しかし高集積化が飛躍的に向上する
に従がい、内蔵トランジスタ数の増大が可能にな
つた反面、配線面積が全チツプ面積に占める割合
が増大してきたこと、さらに配線部に存在する寄
生容量によるドライブトランジスタでの消費電力
が無視できなくなるなど配線に関する多くの問題
が顕著になつてきた。上述の第１図に関する説明
においても制御回路１から出力される制御線
REGA，ALUFをチツプ内の離れた場所に存在
するレジスタフアイル２、ALU３に供給しなけ
ればならないため、配線面積を大きくしてしまう
原因となる。
する場合、主に消費電力を少なくするという観点
から能動素子（トランジスタ）数の最小化に注意
が払われてきたため、配線に関して軽視される嫌
いがあつた。しかし高集積化が飛躍的に向上する
に従がい、内蔵トランジスタ数の増大が可能にな
つた反面、配線面積が全チツプ面積に占める割合
が増大してきたこと、さらに配線部に存在する寄
生容量によるドライブトランジスタでの消費電力
が無視できなくなるなど配線に関する多くの問題
が顕著になつてきた。上述の第１図に関する説明
においても制御回路１から出力される制御線
REGA，ALUFをチツプ内の離れた場所に存在
するレジスタフアイル２、ALU３に供給しなけ
ればならないため、配線面積を大きくしてしまう
原因となる。
最近になつて以上の欠点を除くために制御信号
を時分割で伝送する方式が提起された、第２図
ａ，ｂをもとにこの方式について説明する。第３
図において、７はレジスタアドレス情報を一時記
憶するためのラツチ、８はALUフアンクシヨン
情報を一時記憶するためのラツチである。制御回
路１はタイミングT4，T1ではレジスタアドレス
情報、タイミングT2，T3ではALUフアンクシヨ
ン情報を時分割で制御バスに出力する。レジスタ
フアイル２付近で制御バスをレジスタアドレスラ
ツチイネーブル信号RALEでラツチ７に取込み、
レジスタアドレス信号REGAとする。またALU
３付近では制御バスをALUフアンクシヨンラツ
チイネーブル信号AFLEでラツチ８に取込み、
ALUフアンクシヨン信号ALUFとする。後の動
作は第１図と同様とする。
を時分割で伝送する方式が提起された、第２図
ａ，ｂをもとにこの方式について説明する。第３
図において、７はレジスタアドレス情報を一時記
憶するためのラツチ、８はALUフアンクシヨン
情報を一時記憶するためのラツチである。制御回
路１はタイミングT4，T1ではレジスタアドレス
情報、タイミングT2，T3ではALUフアンクシヨ
ン情報を時分割で制御バスに出力する。レジスタ
フアイル２付近で制御バスをレジスタアドレスラ
ツチイネーブル信号RALEでラツチ７に取込み、
レジスタアドレス信号REGAとする。またALU
３付近では制御バスをALUフアンクシヨンラツ
チイネーブル信号AFLEでラツチ８に取込み、
ALUフアンクシヨン信号ALUFとする。後の動
作は第１図と同様とする。
しかし本方式においても、ALUの演算状態フ
ラグ信号ALUSをラツチするフラグレジスタ６の
情報を制御回路１が参照するための状態フラグ信
号線FLGは個別に必要となり、配線面積を減少
させる障害となつている。
ラグ信号ALUSをラツチするフラグレジスタ６の
情報を制御回路１が参照するための状態フラグ信
号線FLGは個別に必要となり、配線面積を減少
させる障害となつている。
発明の目的
本発明は以上に説明したような配線を減少させ
る上での障害を取り除き、配線数をさらに減少さ
せ高集積化に適応したマイクロプロセツサのアー
キテクチヤを提供するものである。
る上での障害を取り除き、配線数をさらに減少さ
せ高集積化に適応したマイクロプロセツサのアー
キテクチヤを提供するものである。
発明の構成
上記目的を達成するため、本発明は、制御回路
と各波制御回路を結ぶ制御バスを双方向性にし、
制御回路から被制御回路に向けて制御情報を、ま
た被制御回路から制御回路に向けて状態情報を伝
送するようにすることを要旨とするもので、一時
記憶したレジスタアドレス情報を入力とし、これ
より指定された２個のレジスタに記憶されたデー
タを２つのデータバスそれぞれ出力すると同時に
パリテイエラーなどの読出し状態フラグを作成
し、さらに異なつたタイミングでは一方のデータ
バス上の信号をレジスタに取込む２ポートの読出
し／書込み可能レジスタフアイルと、一時記憶し
たALUフアンクシヨン情報を制御入力とし、２
つのデータバス上のデータを一時記憶した２個の
データを前記制御入力に従つて演算し結果を再び
一方のバスに出力すると同時に演算状態フラグを
作成するALUと、前記レジスタフアイルに対し
ては第１のタイミングでレジスタアドレス情報が
送信され、第３のタイミングで前記レジスタ読出
し状態フラグ信号を返送し、また前記ALUに対
しては第２のタイミングでALUフアンクシヨン
情報が送信され、第４のタイミング演算状態フラ
グ情報が返送される制御／状態バスと、前記第
１、第２のタイミングで前記制御／状態バスに前
記レジスタアドレス情報とALUフアンクシヨン
情報をそれぞれ送信し、第３、第４のタイミング
で前記制御／状態バス上の前記レジスタ読出し状
態フラグ情報と演算状態フラグ情報を取込み、そ
れぞれを一時記憶するラツチを内蔵し、その内容
により制御の流れを変更する機能をもつ制御回路
とを具備した構成にしたものである。
と各波制御回路を結ぶ制御バスを双方向性にし、
制御回路から被制御回路に向けて制御情報を、ま
た被制御回路から制御回路に向けて状態情報を伝
送するようにすることを要旨とするもので、一時
記憶したレジスタアドレス情報を入力とし、これ
より指定された２個のレジスタに記憶されたデー
タを２つのデータバスそれぞれ出力すると同時に
パリテイエラーなどの読出し状態フラグを作成
し、さらに異なつたタイミングでは一方のデータ
バス上の信号をレジスタに取込む２ポートの読出
し／書込み可能レジスタフアイルと、一時記憶し
たALUフアンクシヨン情報を制御入力とし、２
つのデータバス上のデータを一時記憶した２個の
データを前記制御入力に従つて演算し結果を再び
一方のバスに出力すると同時に演算状態フラグを
作成するALUと、前記レジスタフアイルに対し
ては第１のタイミングでレジスタアドレス情報が
送信され、第３のタイミングで前記レジスタ読出
し状態フラグ信号を返送し、また前記ALUに対
しては第２のタイミングでALUフアンクシヨン
情報が送信され、第４のタイミング演算状態フラ
グ情報が返送される制御／状態バスと、前記第
１、第２のタイミングで前記制御／状態バスに前
記レジスタアドレス情報とALUフアンクシヨン
情報をそれぞれ送信し、第３、第４のタイミング
で前記制御／状態バス上の前記レジスタ読出し状
態フラグ情報と演算状態フラグ情報を取込み、そ
れぞれを一時記憶するラツチを内蔵し、その内容
により制御の流れを変更する機能をもつ制御回路
とを具備した構成にしたものである。
実施例の説明
以上本発明の実施例を図面に基づいて説明す
る。第３図は本発明の一実施例を示す構成図、第
４図はこの実施例のタイムチヤートで、これらの
図を用いて本実施例の動作を説明明する。
る。第３図は本発明の一実施例を示す構成図、第
４図はこの実施例のタイムチヤートで、これらの
図を用いて本実施例の動作を説明明する。
９はレジスタアドレス情報出力バツフア、１０
はALUフアンクシヨン出力バツフア、１１はレ
ジスタ読出し状態フラグラツチ、１２は演算状態
フラグラツチ、１３はレジスタ読出し状態フラグ
出力バツフア、１４は演算状態フラグ出力バツフ
アである。
はALUフアンクシヨン出力バツフア、１１はレ
ジスタ読出し状態フラグラツチ、１２は演算状態
フラグラツチ、１３はレジスタ読出し状態フラグ
出力バツフア、１４は演算状態フラグ出力バツフ
アである。
制御／状態バスには、タイミングT1でレジス
タアドレス出力制御線RAOによりバツフア９が
開きレジスタアドレス情報が、またタイミング
T2でALUフアンクシヨン出力制御線AFOにより
バツフア１０が開きALUフアンクシヨン情報が
それぞれ出力される。これらの信号をレジスタア
ドレス情報ラツチ７、ALUフアンクシヨンラツ
チ８に取込む動作は第２図と同様である。レジス
タフアイル２はデータをデータバスに出力すると
同時にパリテイエラーなどの読出し状態フラグ信
号REGSを作成する。このREGSはタイミングT3
でレジスタ読出し状態フラグ出力制御線RSOに
よつて開かれたバツフア１３を通して制御／状態
バスに出力される。この情報はレジスタ読出し状
態フラグラツチイネーブル信号RSLEによりレジ
スタ読出し状態フラグラツチ１１に一時記憶さ
れ、制御回路１により条件分岐などに利用され
る。ALU３は入力データを演算し、演算結果を
一方のバスのABusに出力すると同時に演算状態
フラグ信号ALUSを作成する。このALUSはタイ
ミングT4で演算状態フラグ出力制御線ASOによ
つて開かれたバツフア１４を通して制御／状態バ
スに出力される。この情報は演算状態フラグラツ
チイネーブル信号ASLEにより演算状態フラグラ
ツチ１２に一時記憶され、制御回路１により条件
分岐などに利用される。
タアドレス出力制御線RAOによりバツフア９が
開きレジスタアドレス情報が、またタイミング
T2でALUフアンクシヨン出力制御線AFOにより
バツフア１０が開きALUフアンクシヨン情報が
それぞれ出力される。これらの信号をレジスタア
ドレス情報ラツチ７、ALUフアンクシヨンラツ
チ８に取込む動作は第２図と同様である。レジス
タフアイル２はデータをデータバスに出力すると
同時にパリテイエラーなどの読出し状態フラグ信
号REGSを作成する。このREGSはタイミングT3
でレジスタ読出し状態フラグ出力制御線RSOに
よつて開かれたバツフア１３を通して制御／状態
バスに出力される。この情報はレジスタ読出し状
態フラグラツチイネーブル信号RSLEによりレジ
スタ読出し状態フラグラツチ１１に一時記憶さ
れ、制御回路１により条件分岐などに利用され
る。ALU３は入力データを演算し、演算結果を
一方のバスのABusに出力すると同時に演算状態
フラグ信号ALUSを作成する。このALUSはタイ
ミングT4で演算状態フラグ出力制御線ASOによ
つて開かれたバツフア１４を通して制御／状態バ
スに出力される。この情報は演算状態フラグラツ
チイネーブル信号ASLEにより演算状態フラグラ
ツチ１２に一時記憶され、制御回路１により条件
分岐などに利用される。
以上により、制御回路１と各被制御回路とを結
ぶ制御信号線、状態信号線の本数を大幅に減少す
ることができる。
ぶ制御信号線、状態信号線の本数を大幅に減少す
ることができる。
発明の効果
以上本発明によれば、次のような効果がもたら
される。
される。
(i) 制御回路と被制御回路を双方向性の制御／状
態バスで接続することにより配線数を大幅に減
少させることができ、集積度を大きく向上させ
ることが可能となる。また配線数を少なくする
ことによりドライブトランジスタで消費する電
力も減少させることができる。
態バスで接続することにより配線数を大幅に減
少させることができ、集積度を大きく向上させ
ることが可能となる。また配線数を少なくする
ことによりドライブトランジスタで消費する電
力も減少させることができる。
(ii) 制御信号とその結果である状態情報を制御回
路ブロツク内に置くことにより条件分岐などの
動作が高速化される。
路ブロツク内に置くことにより条件分岐などの
動作が高速化される。
(iii) すべての被制御回路に動作後の状態情報を作
成し制御回路に返送することにより各種制御回
路も画一的な思想で設計することができ全体の
アーキテクチヤーが簡素化するという利点をも
つ。
成し制御回路に返送することにより各種制御回
路も画一的な思想で設計することができ全体の
アーキテクチヤーが簡素化するという利点をも
つ。
第１図ａ，ｂはマイクロプロセツサの基本構造
を説明する構成図およびタイミング図、第２図は
少しの改善が行なわれた従来例を説明する構成図
およびそのタイミング図、第３図は本発明のマイ
クロプロセツサ基本構造の一実施例を説明する構
成図、第４図は第３図の実施例の動作を説明する
タイミング図である。 １……制御回路、２……レジスタフアイル、３
……算術論理演算回路（ALU）、４，５……
ALU入力データラツチ、６……フラグレジスタ、
７……レジスタアドレス情報ラツチ、８……
ALUフアンクシヨンラツチ、９……レジスタア
ドレス情報出力バツフア、１０……ALUフアン
クシヨン出力バツフア、１１……レジスタ読出し
状態フラグラツチ、１２……演算状態フラグラツ
チ、１３……レジスタ読出し状態フラグ出力バツ
フア、１４……演算状態フラグ出力バツフア。
を説明する構成図およびタイミング図、第２図は
少しの改善が行なわれた従来例を説明する構成図
およびそのタイミング図、第３図は本発明のマイ
クロプロセツサ基本構造の一実施例を説明する構
成図、第４図は第３図の実施例の動作を説明する
タイミング図である。 １……制御回路、２……レジスタフアイル、３
……算術論理演算回路（ALU）、４，５……
ALU入力データラツチ、６……フラグレジスタ、
７……レジスタアドレス情報ラツチ、８……
ALUフアンクシヨンラツチ、９……レジスタア
ドレス情報出力バツフア、１０……ALUフアン
クシヨン出力バツフア、１１……レジスタ読出し
状態フラグラツチ、１２……演算状態フラグラツ
チ、１３……レジスタ読出し状態フラグ出力バツ
フア、１４……演算状態フラグ出力バツフア。
Claims (1)
- １ 一時記憶したレジスタアドレス情報を入力と
し、これにより指定された２個のレジスタに記憶
されたデータを２つのデータバスにそれぞれ出力
すると同時にパリテイエラーなどの読出し状態フ
ラグを作成し、さらに異なつたタイミングでは一
方のデータバス上の信号をレジスタに取込む２ポ
ートの読出し／書込み可能レジスタフアイルと、
一時記憶したALUフアンクシヨン情報を制御入
力とし、２つのデータバス上のデータを一時記憶
した２個のデータを前記制御入力に従つて演算
し、結果を再び一方のバスに出力すると同時に演
算状態フラグを作成する算術論理演算回路
（ALU）と、前記レジスタフアイルに対しては第
１のタイミングでレジスタアドレス情報が送信さ
れ、第３のタイミングで前記レジスタ読出し状態
フラグ信号を返送し、また前記算術論理演算回路
に対しては第２のタイミングでALUフアンクシ
ヨン情報が送信され、第４のタイミングで演算状
態フラグ情報が返送される制御／状態バスと、前
記第１，第２のタイミングで前記制御／状態バス
に前記レジスタアドレス情報とALUフアンクシ
ヨン情報をそれぞれ送信し、第３，第４のタイミ
ングで前記制御／状態バス上の前記レジスタ読出
し状態フラグ情報と演算状態フラグ情報を取込
み、それぞれ一時記憶するラツチを内蔵し、その
内容より制御の流れを変更する機能をもつ制御回
路とを有することを特徴とするマイクロプロセツ
サ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57213076A JPS59103152A (ja) | 1982-12-03 | 1982-12-03 | マイクロプロセツサ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57213076A JPS59103152A (ja) | 1982-12-03 | 1982-12-03 | マイクロプロセツサ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59103152A JPS59103152A (ja) | 1984-06-14 |
| JPH034935B2 true JPH034935B2 (ja) | 1991-01-24 |
Family
ID=16633141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57213076A Granted JPS59103152A (ja) | 1982-12-03 | 1982-12-03 | マイクロプロセツサ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59103152A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63193237A (ja) * | 1987-02-06 | 1988-08-10 | Toshiba Corp | 半導体集積回路装置 |
-
1982
- 1982-12-03 JP JP57213076A patent/JPS59103152A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59103152A (ja) | 1984-06-14 |
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