JPH0350302B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は制御装置に係り、特に複数の通信制御
装置等を被制御装置として、それらの監視、試験
等を行う制御装置の構成方式に関する。

通信制御装置等の監視、試験、診断等を実行す
る独立の装置がサービスプロセツサ等と呼ばれ
て、広く使用されている。

かゝる装置は、複数種類の被制御装置に共通に
用い得ることが望ましいが、それらの被制御装置
は一般に異なる仕様を有する場合が多く、又運用
中における変更、新開発装置の追加等もあるの
で、そのような被制御装置の多様性に容易に対応
できる構成にすることが必要である。

〔従来の技術と発明が解決しようとする問題点〕

制御装置の一構成例を第２図に示す。

例えば通信制御装置である被制御装置１は、よ
く知られているように主制御部２、主メモリ部
３、チヤネル制御部４、回線制御部５等によつて
構成される。

制御装置６は例えばこのような被制御装置１の
サービスプロセツサとして動作するために、被制
御装置１のインタフエース７によつて接続し、被
制御装置１はインタフエース７を介して、制御装
置６からの制御指令を受信し、被制御装置１内の
メモリ、レジスタ等の内容の読み取り、強制的な
設定等を可能にしている。

制御装置６は、所要の処理応力に応じて、１又
は２以上のプロセツサを中心に構成される。例え
ば２プロセツサの構成において、プロセツサ８及
び９は、例えば適当な機能別に処理を分担するよ
うに構成されたプログラムをそれぞれ実行し、イ
タフエース１０を介して、被制御装置１と制御情
報を授受する。両プロセツサ８，９は要すれば通
信パス１１を設けて、プロセツサ間の処理間の同
期をとる。

被制御装置１の機能、構成に変更、追加があ
り、あるいは新開発の被制御装置と接続するため
には、一般に制御装置６の変更が必要になるが、
前記のような制御装置６の構成方式によれば、各
プロセツサ８，９がそれぞれ被制御装置を制御し
ているので、その変更が制御装置６全般に及ぶこ
とが多く、制御装置の経済性及び信頼性上の問題
点になつていた。

〔問題点を解決するための手段〕

被制御装置と接続し、被制御装置の監視、試験
等を実行する制御装置であつて、主プロセツサと
副プロセツサとを有し、所定の仮想記憶空間を設
けて、該仮想記憶空間の各領域を、被制御装置内
の所要の各部分に対応させ、該主プロセツサは、
該仮想記憶空間の所要の該領域に対する読み／書
きを指令するアクセス指令を発行して、該アクセ
ス指令の実行結果を受け取り、該副プロセツサ
は、該アクセス指令を、該アクセス指令で指定す
る該領域によつて定まる、該被制御装置の該部分
を制御する制御指令に変換して、該制御指令によ
り該被制御装置を制御し、該制御の結果に基づい
て上記アクセス指令に対する応答情報を作成し
て、該アクセス指令の実行結果として該主プロセ
ツサに返すように構成された本発明の制御装置に
よつて解決される。

〔作用〕

制御装置を主プロセツサと副プロセツサで構成
し、主プロセツサと副プロセツサ間のインタフエ
ースとして、仮想記憶空間に対する読み／書きと
して設定される標準化されたインタフエースを設
ける。

この標準インタフエースにより主プロセツサか
ら出される仮想記憶空間アクセス要求を、副プロ
セツサが、被制御装置に対する制御に変換して被
制御装置を制御し、又被制御装置から得た情報を
仮想記憶空間アクセス動作に対する応答情報（読
み出したデータ等）の形式に変換して主プロセツ
サに渡す。

即ち、主プロセツサは被制御装置の制御を、前
記の仮想記憶空間アクセスとして考慮するのみで
よく、この標準化されたインタフエースと、被制
御装置を実際に制御するための、いわば物理的イ
ンタフエースとの間の制御情報の変換、及び該イ
ンタフエースによる制御は副プロセツサが実行す
る。

従つて、被制御装置の多様性に対しては、副プ
ロセツサの処理を変更することによつて対応する
ことができ、前記仮想記憶空間アクセスという明
確なインタフエースによつて副プロセツサと主プ
ロセツサの処理が分離されているので、副プロセ
ツサの処理の変更が、主プロセツサの処理に直接
影響することは無い。

〔実施例〕

第１図ａは本発明の一実施例構成を示すブロツ
ク図である。

制御装置２０は主プロセツサ２１及び副プロセ
ツサ２２を有し、両プロセツサ２１，２２間の通
信はメモリ部２３を共有することにより行われ
る。

副プロセツサ２２は第２図の場合と同様に、イ
ンタフエース１０を介して被制御装置１に接続
し、制御指令を送つて被制御装置１を制御し、又
は被制御装置１のメモリ、レジスタ等の内容を読
み出すことができる。但し、本発明により、この
ような被制御装置１に対する制御の内容等は、以
下に述べるようにして主プロセツサ２１の発行す
る指令を解釈することによつて決定される。

主プロセツサ２１の制御インタフエースを標準
化するために、仮想記憶空間が設定される。

仮想記憶空間には例えば第３図に示すように、
被制御装置１内にあり制御装置２０からアクセス
を要するすべてのレジスタ、メモリ等をマツピン
グしておく（図中の数字は16進表示とする）。

主プロセツサ２１は、例えば仮想記憶空間の記
憶アドレス‘0100000001'（第３図の３０）に読
み／書きアクセスをすることにより、被制御装置
１の主制御部２のレジスタ01の内容を読み又は更
新し、又記憶アドレス‘1200000000'（第３図の３
１）に所定値を書き込むことにより、チヤネル制
御部４のリセツト制御を行う。

このようにするために、主プロセツサ２１はメ
モリ部２３の指令レジスタ２４に仮想記憶空間ア
クセス指令語をセツトする。指令レジスタ２４は
複数の指令語をスタツクする構造であつてよい。

仮想記憶空間アスセス指令語（以下においてア
クセス指令語という）は例えば第１図ｂの形式と
し、指令語の処理の順位を指令する優先順位部３
２、記憶アドレス部３３、読み／書きの動作指定
部３４、この指令に対する応答コードを設定する
応答コード部３５、読み／書きデータを保持する
データ部３６等からなる。

副プロセツサ２２は指令レジスタ２４にセツト
されたアクセス指令語を、その優先順位部３２の
指定順に処理し、第３図の表に基づいて、記憶ア
ドレス部３３の内容から実際の被制御対象とな
る、被制御装置１のレジスタ、メモリアドレス等
を決定し、動作指定部３４の指定と決定した被制
御対象の種類に従つて、所定の制御指令を作成す
る。

次に、作成した制御指令をインタフエース１０
を経て、被制御装置１へ転送することにより、従
来と同様の制御が被制御装置１内で実行される。

この制御が被制御装置１のあるレジスタへ何等
かのデータを設定する等の制御の場合には、制御
指令と共にアクセス指令語のデータ部３６の内容
を被制御装置１へ送る。

又、制御が被制御装置１のメモリ、レジスタ等
の内容を読み出すものであれば、前記転送した制
御指令に応答して、被制御装置１から転送される
データを、副プロセツサ２２がアクセス指令語の
データ部３６へ設定する。

副プロセツサ２２は、アクセス指令語に指定さ
れた制御を完了すると、応答コード部３５に完了
状態を示す所定の応答コードを設定して、このア
クセス指令語の処理を終わる。又、アクセス指令
語にエラーを検出し、又は処理中にエラーが発生
する等により処理を完了できない場合には、応答
コード部３５に、それぞれの状況に定められるエ
ラーコードを設定して処理を終わる。

主プロセツサ２１は、応答コード部３５に処理
の終了状況が設定されたアクセス指令語を、指令
レジスタ２４から順次読み出し、仮想気負空間に
対する指定のアクセスの結果として処理を進め
る。

〔発明の効果〕

以上の説明から明らかなように本発明によれ
ば、多様な被制御装置を制御する制御装置を、被
制御装置に応じて変化する部分を明確に他部分と
分離して構成し、主処理部分は一定の標準化され
たインタフエースのみ考慮すればよいので、制御
装置の経済性、信頼性を改善するという著しい工
業的効果がある。

【図面の簡単な説明】

第１図ａは本発明一実施例の構成を示す図、第
１図ｂは仮想記憶空間アクセス指令語の図、第２
図は従来の制御装置の一構成例を示す図、第３図
は仮想記憶空間のマツピングを示す図である。 図において、１は被制御装置、６，２０は制御
装置、７，１０はインタフエース、８，９はプロ
セツサ、２１は主プロセツサ、２２は副プロセツ
サ、２３はメモリ部、２４は指令レジスタを示
す。

Claims (1)

1. 【特許請求の範囲】 １ 被制御装置と接続し、被制御装置の監視、試
   験等を実行する制御装置であつて、主プロセツサ
   と副プロセツサとを有し、 所定の仮想記憶空間を設けて、該仮想記憶空間
   の各領域を、被制御装置内の所要の各部分に対応
   させ、 該主プロセツサは、該仮想記憶空間の所要の該
   領域に対する読み／書きを指令するアクセス指令
   を発行して、該アクセス指令の実行結果を受け取
   り、 該副プロセツサは、該アクセス指令を、該アク
   セス指令で指定する該領域によつて定まる、該被
   制御装置の該部分を制御する制御指令に変換し
   て、該制御指令により該被制御装置を制御し、該
   制御の結果に基づいて上記アクセス指令に対する
   応答情報を作成して、該アクセス指令の実行結果
   として該主プロセツサに返すように構成されてい
   ることを特徴とする制御装置。