JPH03505026A - バイポーラトランジスタおよびそれの作製方法 - Google Patents

バイポーラトランジスタおよびそれの作製方法

Info

Publication number
JPH03505026A
JPH03505026A JP2502966A JP50296690A JPH03505026A JP H03505026 A JPH03505026 A JP H03505026A JP 2502966 A JP2502966 A JP 2502966A JP 50296690 A JP50296690 A JP 50296690A JP H03505026 A JPH03505026 A JP H03505026A
Authority
JP
Japan
Prior art keywords
region
bipolar transistor
emitter
conductivity
base
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2502966A
Other languages
English (en)
Inventor
デファーム、ルード・クザビール・ジョゼフ
ニジス、ジョアン・フランシス・アルバート
Original Assignee
インターユニバーシテア・マイクロ―エレクトロニカ・セントラム・ヴェ・ゼット・ベ
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by インターユニバーシテア・マイクロ―エレクトロニカ・セントラム・ヴェ・ゼット・ベ filed Critical インターユニバーシテア・マイクロ―エレクトロニカ・セントラム・ヴェ・ゼット・ベ
Publication of JPH03505026A publication Critical patent/JPH03505026A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • H10W20/069—Manufacture or treatment of conductive parts of the interconnections by forming self-aligned vias or self-aligned contact plugs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
    • H10D10/01—Manufacture or treatment
    • H10D10/051—Manufacture or treatment of vertical BJTs
    • H10D10/054—Forming extrinsic base regions on silicon substrate after insulating device isolation in vertical BJTs having single crystalline emitter, collector or base regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
    • H10D10/40—Vertical BJTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
    • H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/10—Isolation regions comprising dielectric materials
    • H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]

Landscapes

  • Bipolar Transistors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の名称 バイポーラトランジスタおよびそれの作製方法背景技術 VSL I(大規模集積回路)技術においては、バイポーラトランジスタは、特 に高速度および/又は比較的大きい容量が必要な、スイ・ノチングトランジスタ および制御用ロジックに対して新たにされI;注目が払われるようになりつつあ る。この目的のために、バイポーラトランジスタは、FET(電界効果トランジ スタ)以上により適している。
発明の目的 この発明は、例えばミクロン領域以下の比較的小さいサイズのノ(イポーラトラ ンジスタを、比較的容易、および/又は巧みな方法で作製でき、そして作製過程 での歩留まりが高く、バイポーラトランジスタの再現性が高く及び/又は集積回 路内のトランジスタ間の接続が容易な手法で確立できる、方法を提供することに ある。
発明の開示 薄膜製造のための現存する方法は、MBE(分子ビームエピタキシ)を使用し、 これらの技術は、極めて高い真空(10−’Pa)を必要とし、低成長速度のた めに極めて低い生産性しか得られない。
本発明の更なる特徴、利点および詳細は、それについての好ましい実施例の記述 にて説明する。
実施例 第1図ないし第10図は、本発明に基づいてバイポーラトランジスタが作製され る方法のステップに基づく、基板の(一部の)連続的な縦断面図をそれぞれ示す 。
pタイプのウェハーもしくは基板1(第1図)内にて、エピタキシャルの低い層 (不図示)を通常一部を形成する、sbもしくはAsがドープされた、埋め込み 領域2が設けられる。その後、酸化領域3゜4および5(第2図)は、同様な公 知の方法によりそこに形成され、これらの領域は、後で明白になるように、エミ ッタ、ベースおよびコレクタのための領域となる。
pタイプのドープされたシリコンにてなるエピタキシャル領域6が、VLPCV D(超低真空化学蒸着)技術を用いて、酸化領域3゜4間にかつ部分的に形成さ れる。この技術は、例えば国際ビジ不スマンーンコーボレーンヨンの名で欧州特 許公報0259759で記述されているが、そこに記述されている以外の方法に よっても実行できる。低い温度(1000℃以下、好ましくは800°C以下) と低い圧力(例えば1.5XlO−’mバール)のため、正確に決定された接合 部が得られ、極めて薄い(0,1ないし0.5m)ベース層としてのエピタキシ ャル層を得ることができる。結晶構造の埋め込み領域が取り除かれ、酸化領域上 に多結晶性のシリコンが生じる。
層6の側部のエツチングの間、埋め込み領域のエツチング除去により、第3図に 示すように、酸化領域4と5間に上部表面7が生じる。
引き続き、公知の技術(第4図)を用いて、窒化物の領域9がエピタキシャル層 6上の正確に中央に設けられ、又、絶縁領域4と5間に窒化物が形成される。
窒化物の領域9を除くようにして領域または層6上に酸化絶縁領域11が設けら れる(第5図)。窒化物の領域9の両側の酸化層11は、鳥のくちばしのような 形状を有しており、その目的は後で明白ニするであろう。エピタキシャル領域6 は、イオン照射(矢印12で示した)により窒化物の領域9下を除いてドープさ れる。領域6のドープされない箇所が(固有の)ベースとして機能する。
その後、そこへの窒化物の層が公知の方法により除去される。
この後、エピタキシャルの成長シリコンの領域13.14が、エミッタおよびコ レクタ領域の形成のために設けられる。これらのエミッタおよびコレクタ領域は 、例えばAsを用いてイオン照射(矢印16)を用いてドープされる。多結晶性 のシリコンが、鳥のくちばしのような突出部上に生じる。
この後に、絶縁領域11の側部がエツチング除去され(第8図)、これにより、 鳥のくちばしのような突出部17が残る。絶縁領域11とエピタキシャル層6と の間の移行のために、このエツチングのステップは正確に実行され、他方、横方 向、つまり、基板の上部表面に沿った方向に対する正確さは、問題を生じさせる ことはなく、固有のベースにおけるエツチングは起こらない。
次のステンプ(第9図)では、nタイプの領域13.14の側面に絶縁スペーサ 21,22.23および24が設けられる。
最後に好ましくはケイ化物の導体接点(第10図)が設けられる。
接点26および27はベース接点を形成し、接点28および29はコレクタおよ びエミッタとなる。これらの接点は集積回路内で直接に設けられる。
上述した方法およびこれにより作製したバイポーラトランジスタは、次の利点を をする。
過程が比較的に簡単。ベースと固有のベースに対する接続接点間の接点が直接で あり、一方、ベースは極めて薄い厚さを有することができる。
エミッタ、ベースおよびコレクタは、集積回路に対して異なったトランジスタ間 の接続に対して用いることもできる。活性領域内には接点が存在せず、この結果 、小さい活性トランジスタとなり、浅い接合部内での金属拡散を防止する。
固有のおよび不随のベースの分割は、自己配列による。
コレクタの厚さ、ベースおよびエミッタの層は、極めて正確に制御され得る。
4ないし5百万のトランジスタの集積密度が達成され得る。
国際調査報告

Claims (8)

    【特許請求の範囲】
  1. (1)バイポーラトランジスタの作製方法であって、基板に、埋め込まれドープ された、所定の導電率を有する第1の領域を設け、 その上に活性領域を決定する酸化領域を設け、第1の領域の導電率と相反する導 電率を有する第2の領域を、およそ1000℃及びおよそ1.5×10−4mバ ール以下の低い圧力にて、その上にエピタキシャル的に設け、第2の領域に対し て第1の状態の導電率を有する第3の領域を配列し、 導電性の接点層を設ける、 ステップを含むことを特徴とする方法。
  2. (2)絶縁スペーサが第3の領域に関する側部に設けられる請求の範囲第1項記 載の方法。
  3. (3)エピタキシャルの第2の層がイオン照射の手段によりドープされる請求の 範囲第1項もしくは第2項記載の方法。
  4. (4)請求の範囲第1項ないし第3項のいずれかに記載の方法により作製された バイポーラトランジスタ。
  5. (5)第2の領域が0.5m以下の幅を有し、かつベース領域を形成する請求の 範囲第4項記載のバイポーラトランジスタ。
  6. (6)第2の領域に対して側部に絶縁スペーサが設けられる請求の範囲第4項も しくは第5項に記載のバイポーラトランジスタ。
  7. (7)ベースとエミッタ間の接合部を有し、エミッタが烏のくちばしのような形 状の絶縁突出部を有するバイポーラトランジスタ。
  8. (8)エミッタに対して横方向に配列され、かつ、エミッタのベース接点を絶縁 する絶縁スペーサを備えたバイポーラトランジスタ。
JP2502966A 1989-02-09 1990-02-09 バイポーラトランジスタおよびそれの作製方法 Pending JPH03505026A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
NL8900319 1989-02-09
NL8900319A NL8900319A (nl) 1989-02-09 1989-02-09 Bipolaire transistor en werkwijze voor het vervaardigen daarvan.

Publications (1)

Publication Number Publication Date
JPH03505026A true JPH03505026A (ja) 1991-10-31

Family

ID=19854102

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2502966A Pending JPH03505026A (ja) 1989-02-09 1990-02-09 バイポーラトランジスタおよびそれの作製方法

Country Status (4)

Country Link
EP (1) EP0408721A1 (ja)
JP (1) JPH03505026A (ja)
NL (1) NL8900319A (ja)
WO (1) WO1990009678A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19611692C2 (de) * 1996-03-25 2002-07-18 Infineon Technologies Ag Bipolartransistor mit Hochenergie-implantiertem Kollektor und Herstellverfahren
DE19845789A1 (de) * 1998-09-21 2000-03-23 Inst Halbleiterphysik Gmbh Bipolartransistor und Verfahren zu seiner Herstellung

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4099987A (en) * 1977-07-25 1978-07-11 International Business Machines Corporation Fabricating integrated circuits incorporating high-performance bipolar transistors
US4195307A (en) * 1977-07-25 1980-03-25 International Business Machines Corporation Fabricating integrated circuits incorporating high-performance bipolar transistors
JPS63285972A (ja) * 1987-05-19 1988-11-22 Fujitsu Ltd バイポ−ラトランジスタおよびその製造方法
US4829015A (en) * 1987-05-21 1989-05-09 Siemens Aktiengesellschaft Method for manufacturing a fully self-adjusted bipolar transistor

Also Published As

Publication number Publication date
NL8900319A (nl) 1990-09-03
EP0408721A1 (en) 1991-01-23
WO1990009678A1 (en) 1990-08-23

Similar Documents

Publication Publication Date Title
JPS5937867B2 (ja) 半導体装置およびその製造方法
JPH05206151A (ja) 半導体装置
JPH03225870A (ja) ヘテロ接合バイポーラトランジスタの製造方法
JPS6362897B2 (ja)
JPH0831478B2 (ja) バイポーラ・トランジスタおよびその製造方法
JPS62113471A (ja) バイポ−ラトランジスタに浅く、大量にド−プされた外因性ベ−ス領域を形成する方法
JPH05129320A (ja) 半導体装置及びその製造方法
EP0378164A2 (en) Bipolar transistor and method of manufacturing the same
JP2869653B2 (ja) 半導体装置およびその製造方法
JP3210354B2 (ja) ヘテロ接合バイポーラトランジスタの製造方法
JPH06163912A (ja) 縦型絶縁ゲートトランジスタとその製法
JP2729870B2 (ja) 可変容量ダイオードとその製造方法
JP2847773B2 (ja) 半導体装置の製造方法
JPS58206158A (ja) 半導体装置の製造方法
JP3120441B2 (ja) 半導体装置およびその製造方法
JPS5984469A (ja) 半導体装置の製造方法
JPH0529328A (ja) 半導体装置及びその製造方法
JPH0128508B2 (ja)
JP3109579B2 (ja) 半導体装置の製造方法
WO1990009678A1 (en) Bipolar transistor and method for the manufacture thereof
JPS6038871A (ja) バイポ−ラ型半導体装置の製造方法
JPS6182474A (ja) ヘテロ接合バイポ−ラトランジスタの製造方法
JPH0666275B2 (ja) 半導体装置の製造方法
JPH05198568A (ja) 半導体装置の製造方法
JPH0982722A (ja) トランジスタの製法