JPH03505959A - デジタル差動位相変調デコーダ - Google Patents

Abstract

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Description

【発明の詳細な説明】 デジタル差動位相変調デコーダ 技術分野 この発明は差動位相変調データのためのデコーダに関し、特に、遅延を実行する ことと、フィルタ効果を及ぼすことと、その点での補償機能のためにデジタル技 術を利用しているデコーダに関する。

背景技術 デジタルデータに差動位相を与えて持続波（ＣＷ、ｃｏｎｔｉｎｕｏｕｓ　　ｗ ａｖｅ）信号に伝送する時、位相はデータの値にキーイングされる、という事は 知られている。そのようなデータ伝送とデコーディングシステムはＤＰＳＫ　（ ｄｉｆｆｅｒｅｎｔｉａｌ　　ｐｈａｓｅ−ｓｈｉｆｔ　　ｋｅｙｅｄ、差動位 相変調）システムとして知られ、データの符号づけ、伝送、受信、デコーディン グ、のためのＤＰＳＫエンコーダ、トランスミッタ、レシーバ、及びデコーダを 含んでいる。本発明はそのようなシステムの他の部分とは独立してＤＰＳＫデコ ーダだけに対して行われるものである。

典型的な従来技術によるシステムでは、そのようなデコーダはアナログ技術を使 うて動作する。詳細には、従来技術は復調された信号を供給するために、アナロ グ位相同期回路、マルチプライヤ（ｍｕｌｔｉｐｌｉｅｒ）、デバイダ（ｄｉｖ ｉｄｅｒＬフェイズ・デテクタ（ｐｈａｓｅ　　ｄｅｔｅｃｔｏｒ）　、フィル タ、比較器（ｃｏｍｐａｒａｔｏｒ）を用いている。しかしながらそのようなシ ステムは、その技術では知られている様々な欠陥に苦しんでおり、それらは多数 の部品の要求、温度変化に対する妨害感受性とシステムの特性の結果的変化、構 成部分の老化による特性の一般的な変化、を含んでいる。したがって、そのよう な従来技術のシステムにおけるデコーディングの効率とハードウェアの信頼性は 、その中のアナログ技術の使用により不利に影響されている。

しかしながらＤＰＳＫシステムの様々な応用においてデコーディングの効率と信 頼性は非常に重要である。たとえば機上搭載の車両を誘導するマイクロウェーブ 着陸システムにＤＰＳＫデータが使われているなら、システムエラーの結果は大 惨事となるであろう。したがって従来技術には改善されたデコーディングの効率 と改善された信頼性を持ったＤＰＳＫシステムの必要がある。

更に従来技術が遭遇する問題は、上に記した温度と構成部分の老化の影響に加え て、信号周波数の変化に対する補償をするための構成部分の選択のむづかしさで ある。従って、簡単に取り替えられかつ制御可能な構成部分をもったＤＰＳＫデ コーダが要求され、それは構成部分の取り替えまたはそのような補償をあたえる システムのオペレーションで自動変更することにより多種のパラメータの変更が 単純かつ簡単に補償され得る如きものである。

典型的な従来技術のシステムではＣＷ信号は受信した信号との比較のために変調 された入力信号（ｍｏｄｕｌａｔｅｄ　　１ｎｐｕｔ　　ｓｉｇｎａｌ）から誘 導される。このような従来技術のシステムでは、スクエアリング・ループが使わ れてその中で、受信された、変調された信号はそれ自身で乗じられ、したがって ダブルの周波数の非変調信号を与える。この信号を変調された信号との比較のた めのリファレンスとして使用するためには、変調された信号と同じ周波数を持つ リファレンスを提供するために周波数を２で割ることが必要である。リファレン ス信号と受信された（変調された）信号の比較はそれらの間の位相ずれの表示、 そしてこのような表示された位相ずれを提供するのに使われたデータの値を提供 する。

上記のように、従来技術のシステムでは上の機能を行うためにアナログの構成部 分を利用し、そしてそれゆえデコーディングの過程の各々の段階でのアナログ回 路の多種の困難な特徴が問題である。

そこで、動作中に起こるパラメータの変化と種々のエラーに対する補償を提供す る改善されたフィードバック制御回路を有するＤＰＳＫデコーダの必要がある。

また、デジタル技術やデジタル回路をっかう他の分野で利用できるタイプの公知 のＤＰＳＫデコーダのために、高められた信頼性の提供の必要がある。

発明の開示 したがって本発明の目的は従来技術の困難な点を克服することであり、改善され た信頼性と高められた効率のデコーディングを持つ改良されたＤＰＳＫデコーダ を提供することである。

特に本発明の目的は、従来技術での多数の部品の要求、温度変化に対する妨害感 受性とシステムの特性の結果的変化、加えて構成部分の老化による特性の一般的 な変化、を克服することである。

本発明のもっと特定の目的はＤＰＳＫデコーダ内に改善されたフィードバック制 御ループを提供することであり、従って回路のパラメータの値の変化により生じ るタイミングと信号の変化とエラーのための補償を提供することである。

本発明のさらにもっと特定の目的はデジタルＤＰＳＫデコーダを提供する事であ り、したがってそれについての信頼性を増すことである。

本発明のさらにもっと詳細な目的は、出力遅延信号（ｏｕｔｐｕｔ　　ｄｅｃａ ｙ　　ｓｉｇｎａｌ）を提供するために変調された（ｍｏｄｕｌａｔｅｄ）入力 信号を１ビット期間分遅延することにより動作し、そしてそれは入力信号を変調 したデータをあられすデコーディングされた出力信号を提供するために出力遅延 信号と入力信号を比較するＤＰＳＫデコーダを提供する事である。

更に本発明の他の目的は、地上局の公差（ｇｒｏｕｎｄ　　５ｔａｔｉｏｎ　　 ｔｏｌｅｒａｎｃｅｓ）に引き起こされた受信した信号の周波数の変化の補償を するため、可変遅延（ｖａｒｉａｂｌｅ　　ｄｅｌａｙ）をＤＰＳＫデコーダで 受信した信号に取り入れるための、可変遅延線（ｖａｒｉａｂｌｅ　　ｄｅｌａ ｙ　　１ｉｎｅ）を提供することであり、したがりて、遅延された変調された信 号と受信された変調された信号の間の位相の関係を向上させることである。

さらに本発明の他の目的は、ＤＰＳＫデコーダにアップ／ダウン・カウンタ（ｕ ｐ／ｄｏｗｎ　　ｃｏｕｎｔｅｒ）を低域通過フィルタとして提供することであ る。　本発明の他の目的は、アップ／ダウン・カウンタをデジタルＤＰＳＫデコ ーダの制御ループの低域通過フィルタとして提供することであり、該カウンタは クロック信号と遅延された信号と変調された入力信号の間の移相の方向を表示す る信号とに応答し、該カウンタの出力は比較的コンスタントな位相と受信信号か らのコンスタントなリファレンス信号を得るための受信された信号に適用される 遅延を選択するのに使われる。

本発明によれば、差動位相変調デコーダは広く提供され、これはＤＰＳＫ変調入 力信号（ＤＰＳＫ　　ｍｏｄｕｌａｔｅｄ　　１ｎｐｕｔ　　ｓｉｇｎａｌ）を 入力するための入力部分と該入力信号を変調入力信号の１ビット期間分遅延し出 力遅延信号を提供するための遅延装置を含んでいる。出力遅延信号と入力信号を 比較し、入力信号を変調するデータを表すデコーディングされた出力信号を提供 するため、出力部分が備えられる。

該出力部分は、変調された入力信号と出力遅延信号をかけるためのそして中間の 出力信号を提供するためのマルチプライング回路（ｍｕｌ　ｔ　ｉｐｌｙｉｎｇ ｃｉｒｃｕｉｔ）を含んでいるのが好ましい。該中間の出力信号は、キャリアー 信号（ｃａｒｒｉｅｒ　　ｓｉｇｎａｌ）の周波数の２倍に対応した周波数で発 振する周波数成分と、変調された入力信号と出力遅延信号間の位相ずれを表すデ ータ成分とを含む。また該出力部分には、データ成分だけに対応する復調された 出力信号を提供するために該中間の出力信号からの該周波数成分をフィルタする ためのフィルタが含まれている。

入力部分は、受信されたまたはキャリアー信号周波数の変化に対する補償をする 補償回路に加えて、変調された入力信号を遅延させるための遅延線が含まれ得る 。熟考された補償回路は、キャリアー信号の周波数の変化にしたがって遅延線に よりもたらされる遅延時間を変える制御回路を含む。

本発明の他の見地にしたがうと、改良された差動位相変調デコーダが提供される 。該改良は信号の周波数の変化の補償をするための補償回路を含む。該補償回路 は可変遅延を受信した信号にもたらすための可変遅延構造（ｖａｒｉａｂｌｅｄ ｅｌａｙ　　５ｔｒｕｃｔｕｒｅ）を含む。

該可変遅延構造は受信した信号に関連した違った個々の遅延を持つ複数の違った 出力タップ信号を提供する複数の出力タップを持つタップされた遅延線を含んで いるのが好ましい。選択回路は出力タップ信号のひとつを受信した信号との比較 及びデコーディングのためのリファレンス信号として選ぶ。さらに、信号の位相 の変化にしたがって予め定められた出力タップのひとつを選ぶ選択回路を制御す るための制御回路が含まれている。

好ましくは、制御回路は、複数の出力タップからの選択された出力タップ信号と 受信した信号とを比較するための比較セクションと、受信した信号と選択された 出力タップ信号の間の位相差に応答する制御信号を生成するための信号生成セク ション、を含んでいる。該比較セクションは選択された出力タップ信号と受信し た信号をかけるためのマルチプライング回路を含んでいて、それによってダブル の周波数成分と受信した信号と選択された出力タップの間の位相差に相当する位 相エラー信号成分をもつ積の信号（プロダクト信号、ｐｒｏｄｕｃｔ　　ｓｉｇ ｎａｐ）をつくる。信号生成セクションは積の信号からダブルの周波数成分を取 り去るためのフィルタを含み、それによって位相エラー信号成分に対応する制御 信号を提供する。

好ましくは、マルチプライング回路は積の信号の位相エラー信号成分が位相の差 によりきめられるデユーティ・サイクルをもった交番出力をもつようにさせるた めに使用可能であること。さらに、フィルタは、位相エラー信号成分の交番出力 部分間クロック信号をカウントするためのアップ／ダウン・カウンタを含んでい て、それによって選択された出力タップ信号と受信された信号の間の位相の差に 対応する出力制御信号を提供する。選択回路は前もって決められたカウンタのカ ウントに応答して前もって決められた出力タップのうちのものを選択することに よりカウンタに応答されるように接続されている。

本発明の構造の細目に従うと選択回路は第一と第二の選択回路を含んでいる。

第一の選択回路は、上述されたように、受信した信号と比較する為モしてデコー ディングする為のリファレンス信号を提供するためのタップされた遅延線のタッ プを選択するために使用可能である。第二の選択回路は、受信した信号と比較す るために、そしてエラー信号を生成するためにタップ信号を提供するための対応 する出力タップのひとつを選択するために使用可能である。さらに、制御回路は エラー信号の前もって決められた値に応答する予め決められた出力タップのうち のものを選択する第一と第二の選択回路を制御するために使用可能である。

第二の選択回路の出力と受信した信号をかけてエラー信号をつくるためのマルチ プライング回路が含まれていてもよい。

しかしながらもっと重要なのは、第二の選択回路は、お互いの直角位相関係で出 力タップ信号を提供する一組の出力タップを選択するための同相選択回路（ｉｎ −ｐｈａｓｅ　　ｓｅｌｅｃｔｉｎｇ　　ｃｉｒｃｕｉｔ）と、直角位相選択回 路（ｑｕａｄｒａｔｕｒｅ　　ｓｅｌｅｃｔｉｎｇ　　ｃｉｒｃｕｉｔ）を含ん でいることである。システムは更に、実質的には遅延手段により遅延された、受 信した信号の第一の中間の制御信号を表すものを提供する、同相と直角位相の出 力タップ信号の第一の積を得るための第一のマルチプライング回路を含んでいる 。

第二のマルチプライング回路は、実質的に現在受信した信号を表す第二の中間の 制御信号を提供するため、タップされた遅延線の入力部分で得られた直角位相と 同相との信号の第二の積を得るように備えられている。第三のマルチプライング 回路は、第三の積に対応する第三の中間の制御信号を提供するため、第一と第二 の中間の制御信号の第三の積を得るように使われる。そのうえ、制御回路は、実 質的に受信した信号と同相の出力タップ信号を選択するために、第三の中間の制 御信号に応答して同相選択回路と直角位相選択回路を制御する。

第一の選択回路は、受信した信号と同相の出力タップ信号に対応する出力タップ 信号をリファレンス信号として選択することにより制御回路に応答する。変調さ れた入力信号に第一の選択回路で選択されたリファレンス信号をかけるため、そ して中間の出力信号を提供するためにマルチプライング回路が提供される。中間 の出力信号は、キャリアー信号周波数の２倍に対応する周波数で発振する周波数 成分と、変調された入力信号とリファレンス信号間の位相差を表わしているデー タ成分とを含む。フィルタは、中間の出力信号からの周波数成分をフィルタする ため含まれていて、したがってデータ成分だけに対応する復調された出力信号を 提供する。

第三のマルチプライング回路は、キャリアー信号周波数の倍数の周波数成分と、 受信した信号と出力遅延信号間の位相ずれに対応する位相ずれ信号成分とをもつ ために第三の中間の制御信号を出力するように使用可能である。制御回路は、第 三の中間の制御信号に応答する制御信号生成セクションを含みかつ第三の中間の 制御信号からの周波数成分を取り去るための更なるフィルタを含んでいて、それ によって位相ずれ信号成分に応答する制御信号を生成する。

更なるフィルタは、位相ずれ信号成分の交番出力部分の間クロック信号を数える カウンタを含んでいて、それによって選択された出力タップ信号と受信した信号 の間の位相ずれ（移相）に対応する出力制御信号を提供する。

同様に、最初に述べられたフィルタは、中間の出力信号の位相ずれ信号成分の変 調の間クロック信号をカウントするカウンタを含んでもよく、それによって変調 データによりキャリアー信号に適用された変調する位相ずれに対応する出力信号 を提供する。

本発明の他の目的、特徴、そして利点は、以下の説明から当業者には容易に明ら かになるであろう、そしてその説明の中では、本発明の好ましい具体例が表示さ れ説明されているが、それは単に例の方法によるものであり最善の形態（そして 代わりの具体物）の制限ではない。本発明自身はこのことに関して付加された請 求の範囲で述べている。適当な参考から図までの説明書の審査で気づかれるであ ろうが、請求の範囲で詳述されている本発明から離れることなく、本発明はさら に他の違った具体物ができ、そしてそのいくつかの細部は多種の明らかな様相の 変更ができる。したがってここで提供された図と説明は性質の例とみなされ、そ して本発明の制限としてではない。

図面の簡単な説明 編入され明細書の部分を形づくる、添えられている図面は本発明のいくつかの様 相を例示し、そして説明とともに、本発明の詳細な説明するために貢献する。

図面では、 図１は従来技術のアプローチによる差動位相変調データ（ｄｉｆｆｅｒｅｎｔｉ ａｌ　　ｐｈａｓｅ−ｓｈｉｆｔ　　ｋｅｙｅｄ　　ｄａｔａ）のデコーディン グ、図２は本発明を例示するブロック図、 図３は図２の具体例で使われているデジタル・フィードバック制御ループを説明 するより詳細な図、 である。

詳細な説明 いま図１を参照すると、差動位相変調（Ｄ　Ｐ　Ｓ　Ｋ）データをデコーディン グすることへの従来技術のアプローチは、一般的に１０で示されている配置によ って表されている。それによって表されているアナログのアプローチでは、受信 された変調された信号は入力端子１２のデコーダに提供される。変調する（ベー ス・バンド）データを決める為に、従来技術は、受信した信号とデータにより最 初から変調されたキャリアーウェーブ（すなわち「搬送波」）に対応するＣＷリ ファレンス信号とを比較する。

マルチプライヤ−１４は変調された信号を受信し、信号をそれ自身にかける。

したがってマルチプライヤ−は入力信号のための平方する回路である。

平方された信号はダブルの周波数の信号（ｄｏｕｂｌｅ−ｆｒｅｑｕｅｎｃｙｓ 　ｉ　ｇｎａ　１）で、データにより最初から変調されたキャリアーウェーブの ダブルの周波数で、位相の変調は取り去られている。位相同期回路（ＰＬＬ）ｊ ６はダブルの周波数信号にロックし、フィルタされた（安定された）複製（レプ リカ、ｒｅｐｌｉｃａ）をライン１７で提供する。受信された変調された信号と の比較のまえに、ダブルの周波数信号は周波数デバイダ１８を通過し、それはキ ャリアー周波数（すなわち「搬送波周波数」）でライン１９に出力リファレンス 信号を提供する。

位相デテクタ２０は変調された入力信号を端子１２からそしてリファレンス信号 を周波数デバイダ１８から受信する。したがつて位相デテクタ２０の出力は変調 された信号とＣＷリファレンス信号との間の位相ずれを決めることにより変調す るデータを表す。低域通過フィルタ２２は位相デテクタ２０の出力からのどのよ うなノイズも取り去るのに使われていて、したがって変調するデータを表す電圧 のレベルをより正確に提供する。

低域通過フィルタ２２の出力でフィルタされた信号は、出力端子２６に変調する データを表す出力信号を提供するために電圧比較器２４でリファレンス電圧レベ ルと比べられる。

もしマルチプライヤ−１４、ＰＬＬ１６、デバイダ１８、位相デテクタ２０、フ ィルタ２２、または比較器２４でなにかエラーがおこったなら、またはもし環境 的または老化的な状態がこれらの構成要素の作動の特性に影響しても、この回路 にはそれゆえ何の補償も提供されない。したがって改良された閉ループシステム を要する。

したがって、端子２６の出力信号はその中に老化的そして環境的な影響に起因す るエラーを含んでいるかもしれない。したがって従来技術によるデコーダの信頼 性は改善の必要がある。

いま図２に示された本発明の具体例を参照すると、上の欠点はデジタルデコーダ を提供することにより、そしてその中にデコーディング・プロセスの制御と補償 のための改良されたデジタル・フィードバック・ループを含むことにより克服さ れている。

以下の開示から評価されるであろう発明の具体例の利点のひとつは、単に受信さ れた変調された信号のためにＣＷリファレンス信号をつくるための従来技術のア プローチで使われていた平方する回路の削除に関係している。受信した信号のど のようなエラーも平方されるプロセスで拡大される傾向がある。そのうえ、本発 明は、従来技術のアプローチでの別のエラー源である周波数分割の要求を削除す る。

かわりに、本発明は、受信した信号と、上述した要求のかけることそして周波数 分割を避けるために、受信した信号と１ビツト時間前に受信したかけられていな い平方されていない信号の直接の比較のために提供する。受信した信号と、時間 をシフトされたバージョンの信号自身の比較を提供することにより、そしてデジ タル回路を全体にわたって使うことにより、デコーダ回路からエラーの重大な源 が取り去られる。

特に図２に示された回路の構造を参照すると、発明のデコーダ回路は３０で一般 的に示されている。そこでは、変調された入力信号は入力端子３２で受信される 。その基本的な概念においては、本発明は信号■１の如き入力信号を、デジタル ・ミキサー３４の入力のひとつに直接提供する。ミキサー３４への他の入力は同 じ信号の遅延されたバージョン（Ｉ３として示される）であり、そこでは遅延の 長さは普通は変調の１ビツトの期間と等しい。デジタル・ミキサー３４の出力は それ自身要求されたデジタル情報、オリジナル・データである。

都合のよいことに、データ信号のためにさらに周波数分割や位相の比較をするこ とが要求されていない。本発明はしたがって信号のためのプロセスの段階の数を 減らし、そして出力の正確性と信頼性を増す。

かわりに、デジタル・ミキサー３４の出力は単に低域通過フィルタ３６を通過し 、したがってバンドがさらなるプロセスのために信号を制限している。フィルタ ３６は存在しているであろう何等かの高周波数ノイズに加えて、要求された低周 波数出力信号からデジタル・ミキサー３４の出力の高周波数成分を取り去る。

しかしながら、発明の構造は（フィルタされていない）デジタル・データを直接 デジタル・ミキサー３４の出力で提供することが強調されている。

以下の説明から周波数をダブルにし、および位相検出機能は本発明で行われてい るが、それらの機能は制御ループでだけ行われ、メインの信号の通路ではないと いうことがと理解されるであろう。従って出力データのエラーの機会は減少され 、もし周波数をダブルにするまたは位相検出プロセスでエラーが起これば、その ようなエラーは補償されたフィード・バック・ループの中で起き、そして結果と してデコードされたデータに対して害が少ない効果となる。

再び図２を参照すると、変調された入力信号はまた一般的に４０で示された複数 の出力タップを有する遅延線３８に提供されることが気づかれる。セレクタ４２ 、従来のマルチプレクサの形式、は変調された入力信号１１と比較するためにミ キサー３４に入力信号Ｉ３を提供するために出力タップ４０のうちのひとつの信 号を選択する。

フィードバック制御ループ４４はセレクタ４２による遅延線３８の適当な出力タ ップの選択の制御に使われ、したがってエラーまたは変調された信号の入力周波 数の他の変化の補償をする。とりわけ、フィードバック制御ループが、第二のミ キサー５０と共に、遅延線３８の複数の付加された出力タップ４８のひとつを選 択する第二のセレクタ４６を含んで一般的に示されている。

ミキサー５０はその入力としてセレクタ４６の出力と変調された入力信号とを受 信し、そして位相のエラーに比例した出力信号をライン５２に提供する。ライン ５２上の信号であられされる位相のエラーを減らすために、ライン５２の信号は 低域通過フィルタ５４でフィルタされ、それはセレクタ４２と４６の両方を制御 する出力信号を提供する。この配置は、信号１１と同相の適当な信号■３をミキ サー３４に提供するためにセレクタ４２を制御するために提供される。

ミキサー３４と５０は本質的にマルチプライヤ−であり、したがって、もしそれ への入力が同相であれば低いレベルを、そしてもし入力の位相がずれていれば高 い出力レベルをもつ出力信号（実際的にはＤＣ信号）を提供する。

動作の始動の段階の間、アクイジションの期間（ａｃｑｕｉｓｉｔｉｏｎ　　ｐ ｅｒｉｏｄ）が設置され、そこでＣＷヘッダが変調されずに伝送されることが気 づくべきである。アクイジションの期間の間、たとえばそれは８００マイクロ秒 の長さであろうが、システム信号Ｉ３を、受信した信号１１と同相になるように 調整するために動作する。信号Ｉ３は長い時定数（ｌｏｎｇ　　ｔ　ｉｍｅ　　 ｃｏｎｓｔａｎｔ）を有するループで生成されるので、信号は１１に口・ツクし そして後のアクイジションの期間の間１１と同相でいる。したがって１３はアク イジションの間、はいって（る信号のＣＷの複製を提供する。

以下の本発明の詳細な説明の為、例示が提供されていて、そこで７５ＱｋＨｚの ＣＷキャリアーの変調において６４マイクロ秒ビットの期間が使われている。

キャリアーの期間はしたがって１．３３マイクロ秒で、それゆえ１ビツトの期間 はキャリアーの４８サイクルとほぼ等しい。したがって遅延線３８は６４マイク ロ秒遅延線である。

受は入れられる度合いの分解能（ｒｅｓｏｌｕｔｉｏｎ）を提供するために、そ してはいってくる信号のサイクルの十分に小さい増分のうえの信号Ｉ３のため位 相の修正を可能にするために、キャリアーの周波数の１６倍の周波数をもつタロ ツク信号が使われる（すなわち１６かける７５０ｋＨｚ、または１２ＭＨｚ）。

遅延線３８で１６のタップを提供することにより、はいってくる信号は信号■３ をミキサー３４に提供するのに２２．５度増分シフトするであろう。増分は速い クロック信号で分解能を高めることにより減らされるであろう。しかしながら本 具体例では、遅延線３８からの付加された出力タップを提供するための増えたハ ードウェアのコストと比較したときに、キャリアー周波数の１／１６サイクルの 分解能が受は入れられる。

遅延線３８はＤタイプのフリップフロップの一連として提供される。とくに、７ ７７フリツプフロツプがチェーンに接続されていて、そこではひとつのフリップ フロップのＱ出力が続くフリップフロップのＤ入力に接続されている。出力タッ プはい（つかのフリップフロップのＱ出力でとられている。

遅延線３８のフリップフロップは、低域通過フィルタ５４と同様に、入力クロッ ク端子５６で提供されるクロック信号により同期させられる。５４−１５０とい う名称で入手可能な標準のＴＴＬタイプのセレクタ４２、それは１６対１のマル チプレクサである、したがって入力信号の１６の異なった位相のどれかをデジタ ル・ミキサー３４に提供する。したがって位相の変化はＣＷキャリアーのプラス またはマイナス２分の１サイクル越えていて、したがってミキサー３４に提供さ れた変調するビットの期間の約０．１３パーセントの分解能を提供する。

前の出来事（キャリアー信号の変調）と現在の出来事を比較するために、遅延線 ３８はしたがって１ビツトの期間の長さであるようにつくられている。セレクタ ４２と４６は、小さい、調節できる位相の差内で１ビツトの期間の遅延をもった 信号を提供する。二個のセレクタは実際的には同じである。しかしながら、ふた つのセレクタに接続された出力タップはそれらの信号の差を最大にするためにお たがい９０度位相がずれている。もちろん、−個のセレクタでセレクタ４２と４ ６の両方の機能をおこなうように使うこともできる。しかしながらセレクタをふ たつの別のユニットとして示すことにより、異なる機能がよりよく例示される。

信号■３と１１との間の要求された調整された位相関係を得た後、適当なデコー ディングのために、信号Ｉ３の位相は信号１１の位相に関して一定でいなければ ならない。セレクタ４２を制御することにより、したがって、低域通過フィルタ ５４はたとえ入力信号■１の周波数が変化していても信号■３の位相を信号１１ の位相と同じに保つために遅延線３８の長さを効果的に変化させる。地上局、同 様に機上搭載の航空エレクトロニクスの公差により入力信号で周波数の変化が起 こるかもしれないことに注意するべきである。

遅延線３８の構造は、入力信号をデコーダの位相の分解能に対応する同じ広さの 間隔で効果的にサンプルする。そのサンプルはミキサー３４でつぎのビットのサ ンプルとの比較のために遅延線３８にしたがってシフトされる。以上に説明され たように、フィルタ５４は、信号５２で代表された位相のエラーを減少し、そし て同時にミキサー３４への二個の入力の間の同相関係を維持する出力タップを選 択するために入力信号５２に応答する。

図２で例示されたフィードバック制御ループは好ましい具体例で使われた実際の ループの単純化されたバージョン（ｖｅｒｓｉｏｎ）である。図２で使われたシ ステムは以上で述べられた方法で動作するであろうが、図３に発明のフィードバ ック制御ループ部分の例と、その遅延線３８への接続の例が示されている。

図３を参照すると、第二のセレクタ４６は一組のセレクタ５８と６０により置き 換えられていることに最初に気づくであろう、そしてそれらは遅延線３８の同相 と直角位相の出力タップに接続されている。したがってセレクタ５８は入力信号 １１と同相の出力Ｉ２を提供し、他方セレクタ６０は入力信号１１と９０度位相 のずれた出力信号Ｑ２を提供する。セレクタ５８と６０の出力の間の９０度位相 のずれた関係は、したがってミキサーとして動作するデジタル・マルチプライヤ −６２で提供される出力信号を最大にするために選択される。

ふたつの入力信号Ｉ２とＱ２の積（ｐｒｏｄｕｃｔ）として提供されるミキサー ６２からの出力信号は、従ってキャリアーの周波数のダブルの信号である。

図３の構造と図２のフィードバック制御ループ４４との比較で理解できるであろ うが、第二のミキサー５０は、参照数字６２．６４、および６６により図３で確 認されている３個のミキサーに置き換えられている。図２または図３の実施例の どちらが使われようと、ミキサーのデザインの目的は変調された入力信号１１と Ｉ２（セレクタ５８の出力）の間の位相差の２倍に比例した出力信号を提供する ことである。その関連では、ミキサー６４はそのふたつの入力として受信する変 調された入力出力■１と、９０度の位相のずれの直角位相信号Ｑ１とに接続され ていることに注意すべきである。前述の部分において表示された例から、そこで は１６個のタップがキャリアーの周波数のひとつの全部のサイクルを担い、４個 のフリップフロップの出力タップがキャリアー信号のサイクルの４分の１をにな うので、Ｉ１はフリップフロップ番号０の出力と考えられ、そしてＱｌはよって フリップフロップ番号４の出力であるであろうことが理解されるであろう。

上記参照のフリップフロップ「０」は、フリップフロップのチェーンの第一のフ リップフロップは遅延線の一部と考えられておらず、しかしそのかわりに、第一 のフリップフロップは遅延線に入力信号を提供するサンプラー（ｓ　ａｍｐ　ｌ 　ｅｒ）であることを示すことを意図する。すなわち、チェーンの第一のフリッ プフロップ、すなわち遅延線３８の第０番目のフリップフロップは、信号をサン プルしそして他のすべてのサンプルとシステムのクロックを同期させるのに使用 される。従って、信号１１は第０番目のフリップフロップの出力で提供され、そ して信号Ｑ１は４個のサンプルが取り除かれたフリップフロップのから得られる 。同様にセレクタ５８と６０の個々の入力もまた４つのステージによりそれぞれ が分離されたフリップフロップの出力タップに接続されていて、したがって２個 のセレクタの入力の間に９０度の位相の差動を提供する。

遅延線３８自身は、それぞれが４個のフリップフロップ・ステージを含んだ５４ ＬＳ１６４タイプのチップの一連の接続により構成されているであろう。ミキサ ーは好ましくは、５４ＬＳ８６というチップの名称で入手可能なタイプの標準の 排他的オア・ゲートである。

したがってミキサー６４の出力は入力周波数の２倍である。この信号はミキサー ６６の位相リファレンス入力信号として使われる。同様に、ミキサー６２の出力 信号は入力周波数の２倍であるがしかし信号工１と工２の間の位相の差によりミ キサー６４の出力とは位相はずれている。

ミキサー６４と６２の出力をミキサー６６でかける時に、他の高周波数成分とと もに１１と１２との位相の差の２倍に比例した出力が提供される。以下の説明か ら明らかであろうように、高周波数成分は低域通過フィルタ５４で出力信号から 取り去られる。そのうえ、フィルタは信号の要求された成分を平均にする。

上記参照された要求された成分は、ミキサー６６からフィルタ５４へはいって（ るＤＣ信号でみつけられる。１１と１２の間の位相差を減らすよえな方法で、信 号Ｉ２、Ｑ２、およびＩ３を提供するのに使用される遅延線３８の特定の出力タ ップを選択するのに低域通過フィルタ５４の出力が使用される。

ミキサー６２．６４、および６６で形成された位相検波器（ｐｈａｓｅ　　ｄｅ ｔｅｃｔｏｒ）は信号１１とＩ２の間の位相差の２倍に関係する特徴をもつもの として理解されるであろう。もっと詳細には、該特徴は位相の差のコサインの２ 倍に比例する。したがって、ミキサー６６から０エラーの信号出力を得るために は、位相の２倍のコサインはＯであるべきである。すなわち、位相の差はしたが って±４５度であるべきである。結果として、信号■３は入力信号１１と同相ま たは１８０度の位相のずれにロックされるであろう。

位相検波器のダブルの角度の特徴（ｄｏｕｂｌｅ　　ａｎｇｌｅ’ｃｈａｒａｃ ｔｅｒｉｓｔｉｃ）は１８０度の位相変遷をし、入力信号で見つけられ、低域通 過フィルタ５４に透過することも理解されるであろう。

低域通過フィルタ５４は５４ＬＳ１９１というチップの名称で入手可能なタイプ のアップ／ダウン・カウンタ（ｕｐ／ｄｏｗｎ　　ｃｏｕｎｔｅｒ）として実行 される。実際には、カウンタはミキサー６６で提供された出力信号の期間の間、 クロック・パルスの発生の数を数えあげる。その点では、ミキサー６４は、ダブ ルの周波数の出力信号を得るために、はいってくる信号とそれ自身（９０度の位 相のずれの）をかけることにふたたび気づかれるであろう。ミキサー６２は同じ 機能をおこなうが、遅延線の終わりでである、すなわち、１ビツトの期間はやい 信号で動作する。したがって、ミキサー６６への入力として提供されたふたつの 信号は、各々ダブルのキャリアー周波数で、そのため、ミキサー６６で行われた かけること（掛は算、ｍｕｌｔｉｐｌｉｃａｔｉｏｎ）の結果的なプロダクトは キャリアー周波数の４倍である。

したがって、ミキサー６６はその出力６７でそのデユーティ・サイクルが位相の エラーに比例したキャリアー周波数の４倍の信号を提供する。フィルタ５４の入 力として提供されたライン５２の位相の差の信号は、フィルタ５４を形成するカ ウンタがカウント・アップするかダウンするか、または全くカウントを加えない かをきめる。フィルタ５４の出力は多種のセレクタに遅延線３８の違うタップを 選択することをさせるために使われ、したがってフィルタ５４へのライン５２の 信号のデユーティ・サイクルを変化させる。フィルタ５４はしたがってライン５ ２の信号の正または負の出力の値の間におこるクロック・パルスの数により増加 または減少させられる。

以下の例は低域通過フィルタ５４の動作を例示するために提供されている。ミキ サー６６の出力は２個の成分を有していることを最初に認識するべきである。

前述の部分において立証されたように、第一の成分はキャリアー周波数の４倍で おこる一連のパルスである。第二の成分は遅延線３８の入力と出力の間の位相の エラーを反映するＤＣ成分である。二個の信号の合計は位相のエラーに依存する デユーティ・サイクルを有する信号を作る。位相差Ｏの為には、デユーティ・サ イクルは５０％であろう、その結果ひとつのサイクルにわたるカウンタの出力の 変化に反映されたカウンタのカウントの変化は、０であろう。すなわち、フィル タ５４のカウンタ部分はネット変化０のために半サイクルの間はカウントアツプ し、そして二番目の半サイクルの間は同じ量だけカウントダウンする、したがっ て多種のセレクタに選択された出力タップでの変化は生じない。

しかしながら、正の位相のエラーには、ライン５２の信号のデユーティ・サイク ルはひとつの方向に変化するだろう、一方負の位相のエラーには、信号のデユー ティ・サイクルは反対の方向に変化するだろう。したがって、位相差の正の変化 のために、デユーティ・サイクルが増すとき、低域通過フィルタ５４を形成する カウンタからの出力信号はライン５２上の信号のサイクルにわたり増加するであ ろう。該増加した出力信号により、多種のセレクタは入力信号と減少させられた 位相差を有するタップを選択するように動作するであろう。

フィルタ５４からの出力信号は位相のエラーを零に減らす適当なタップが選ばれ るまで正の方向に増えつづけるであろう、そして５０％のデユーティ・サイクル がふたたび達成される。同様に、エラーが負のとき、５０％のデユーティ・サイ クルがふたたび達成されるまで位相のエラーを連続的に増やす出力タップの選択 により、フィルタ５４のカウンタのカウントは減少される。

フィルタ５４を形成するのに使われているカウンタは好ましくは１４ステージの 長さで、常時カウントしている。しかしながら、カウンタの４つの最上位ビット だけはセレクタを制御する出力信号を提供するために使われている。したがって 、ライン５２の信号の与えられたいかなる半サイクルの間のカウントによる位相 変化の小さな表示は無視され、そして位相のエラーはセレクタが出力タップを変 える以前にカウントの変化が１０２４クロツク・パルスの最小しきい値（ｔｈｒ ｅｓｈｏｌｄ）に到達するまでに効果的に平均される。

類似した考えが低域通過フィルタ３６に応用できることに気づくであろう。しか しながら、好ましい実施例では低域通過フィルタ３６は好ましくは標準のＲＣタ イプのフィルタである。

大きな分解能が要求されるところでは、遅延線３８の増加された数のステージと ともに高いクロック周波数が使われる。セレクタ用の制御信号を形成するのに使 われるカウンタの有効ビットの数もまた増加されるであろう、したがって位相の 変化が平均されている時間を減少する。

前の例は増加した位相の差の応答、同様にそれへの低い位相の差の応答のタップ を選択するセレクタの制御でのフィルタの増加したデユーティ・サイクルと増加 した出力カウントに関連するけれども、上のどれでもが本発明の要点を変更する ことな（簡単な論理デザイン技術で変更または逆転されるであろうことは当業者 には理解されるであろう。

そのうえ、本発明の適当な作動のために、変化が起こる特定の遅延についてはは 変化するかもしれないが、可変の長さの遅延（ｖａｒｉａｂｌｅ　　ｌｅｎｇｔ ｈ　　ｄｅｌａｙ）が必要である。同様に、デジタル回路には、パルスにされた 信号で動作する、前述の部分において述べられた直角位相のモードの作動が必要 である。しかしながら、位相のロックを達成するデジタル・フィードバック技術 が開示されたが、アナログ回路で類似の技術をまた達成されることができること が理解されるである。あるいは、上で説明されたデコーダはソフトウェア、また はアナログ・ハードウェア、デジタル・ハードウェアまたはソフトウェアのいず れかの組み合わせを使うことにより達成されるであろう。いずれのデジタル回路 も個別部品、集積回路チップ、または超大規模集積回路技術を使っているのに気 がつかれるであろう。

そのうえ、もし入力周波数が調整（固定）されることができるならば、遅延線３ ８、ミキサー３４、そして低域通過フィルタ３６はフィードバック制御ループの 要なく本発明を履行するであろう。しかしながら、はいってくる信号の周波数の 変化のため、図２の制御ループ４４と図３の詳細な回路が加えられている。

したがってノーベル・キャリアーで得られたコヒーレント検出技術（ｎ　ｏ　ｖ 　ｅｌ　　ｃａｒｒｉｅｒ−ｄｅｒｉｖｅｄ　　ｃｏｈｅｒｅｎｔ　　ｄｅｔｅ ｃｔｉｏｎｔｅｃｈｎｉｑｕｅ）を利用するＤＰＳＫデコーディングの方法と装 置が開示されている。結果的なデコーダの構造は、有利に、広いアクイジション （ａｃｑｕｉｓｉｔｉｏｎ）とトラック（ｔｒａｃｋ）のレンジ（ｒａｎｇｅｓ ）を示す。

そのような配置（装置、ａｒｒａｎｇｅｍｅｎｔ）では、アクイジションとトラ ッキングのためＰＬＬ技術では典型的に要求される異なる帯域幅は、要求されな い。

そのうえ、位相のレゾリュージョンは選択可能であり、したがって信号とノイズ の比がＤＰＳＫの理論上の限界に近づいたところで信頼性のあるデコーディング を可能にする。

前記の本発明の好ましい具体例の説明は、例示と説明の目的のために公開されて いて、上の教えに照らして多くの変更そして変形が可能であるので、網羅的であ ること、または本発明の開示された正確な形に制限することを意図しない。具体 例は本発明の原理と実用的な応用を最もよ（説明するために選択され説明され、 それによって当業者が最も良く、結果として意図された特定の使用に適応される 多種の具体物、そして多種の変更とともに本発明を利用できるようにしている。

法律的そして公正に権利をあたえられた総ての幅にしたがって解釈するとき、本 発明の範囲はこのことに関して添付された請求項で定義されていることが意図さ れている。

の 国際調査報告 国際調査報告 ＬＩＳ　８９０４７１０ ＳＡ　　３２６９２

Claims (12)

【特許請求の範囲】
1. １．キャリアー周波数で差動位相変調信号を受信し、受信した信号を名目上１ビ ット時間遅延し、そしてデコードされた出力データ信号を提供するために、受信 された信号と１ビット遅延された受信された信号とを比較する、差動位相変調デ コーダにおいて、キャリアー周波数の変化に帰する遅延時間を補償する補償手段 を含み、該補償手段が、 入力として前記受信された信号を有し、複数の異なる出力タップ信号を提供する 複数の出力タップを有し、それぞれ前記受信された信号に関係する異なる遅延を 有する、タップされた遅延手段と、 前記受信された信号との比較そしてデコーディングのために、リファレンス信号 として前記複数の出力タップから前記出力タップ信号のひとつを選択する選択手 段と、 キャリアー周波数の変化にしたがって予め決められた前記出力タップのひとつを 選択するために前記選択手段のまわりのフィードバック・ループを含む前記選択 手段を制御するための制御手段と、を含むことを特徴とする差動位相変調デコー ダ。
2. ２．前記制御手段が、 前記複数の出力タップからの選択された出力タップ信号と前記受信された信号と を比較する比較手段と、 前記受信された信号と前記選択された出力タップ信号の間の位相差に応答する制 御信号を生成するための信号生成手段と、を含むことを特徴とする請求項１に記 載の差動位相変調デコーダ。
3. ３．前記比較手段が、ダブルの周波数成分と前記位相差に対応する位相エラー信 号成分とを有するプロダクト信号をつくるために、選択された出力タップ信号と 前記受信された信号をかけるためのかける手段ととを含み、前記信号生成手段が 、前記位相エラー信号成分に対応する前記制御信号を提供する為に前記プロダク ト信号から前記ダブルの周波数成分を取り去るためのフィルタ手段とを含むこと を特徴とする請求項２に記載の差動位相変調デコーダ。
4. ４．前記かける手段が、前記プロダクト信号の前記位相エラー信号成分が、前記 位相差により決定されたデューティ・サイクルをもつ交番する出力を持つように するために動作可能であり、 前記フィルタ手段が、選択された出力タップ信号と受信された信号の間の前記位 相差に対応する出力制御信号を提供するために、前記位相エラー信号成分の交番 する出力部分の間クロック信号をカウントするためのカウント手段を含むことを 特徴とする請求項３に記載の差動位相変調デコーダ。
5. ５．前記選択手段が前記カウント手段の予め決められたカウントに応答する前記 出力タップの予め決められたものを選択することにより前記カウント手段に応答 するように接続されていることを特徴とする請求項４に記載の差動位相変調デコ ーダ。
6. ６．前記選択手段が第一の選択手段と第二の選択手段とを含み前記第一の選択手 段が比較そして前記受信された信号のデコーディングのための前記リファレンス 信号を提供するために前記遅延手段のタップを選択するために動作可能であり、 前記第二の選択手段が前記受信された信号との比較のためと、エラー信号を発生 するためのタップ信号を提供するために、対応している前記出力タップひとつを 選択するように動作可能であり、 前記制御手段が前記エラー信号の予め決められた値に応答する前記出力タップの 予め決められたものを選択するために、前記第一の選択手段と前記第二の選択手 段を制御操作可能であることを含むことを特徴とする請求項１に記載の差動位相 変調デコーダ。
7. ７．前記エラー信号をつくるために、前記第二の選択手段の出力と前記受信され た信号をかける手段を更に含むことを特徴とする請求項６に記載の差動位相変調 デコーダ。
8. ８．前記第二の選択手段が相互に直角位相の関係をもつ出力タップ信号を提供す る一組の出力タップを選択するための同相選択手段と直角位相選択手段を含み、 さらに、 第一のプロダクトと実質的には前記遅延手段により遅延された受信された信号を 表すものに対応する第一の中間の制御信号を提供するために、前記同相と前記直 角位相の出力タップ信号の前記第一のプロダクトを得るための第一のかける手段 と、 第二のプロダクトと実質的に現在受信した信号を表すものに対応する第二の中間 の制御信号を提供するために、前記遅延手段の入力部分で得られた同相の信号と 直角位相の信号の前記第二のプロダクトを得るための第二のかける手段と、第三 のプロダクトに対応する第三の中間の制御信号を提供するために、前記第一と前 記第二の中間の制御信号の前記第三のプロダクトを得るための第三のかける手段 と、 実質的に前記受信された信号と同相の出力タップ信号を選択するために、前記第 三の中間の制御信号に応答して前記同相選択手段と前記直角位相選択手段を制御 する前記制御手段とを含むことを特徴とする請求項６に記載の差動位相変調デコ ーダ。
9. ９．前記第一の選択手段が、前記受信された信号と同相の前記出力タップ信号に 対応する出力タップ信号を前記リファレンス信号として選択することにより前記 制御手段に応答することを特徴とする請求項８に記載の差動位相変調デコーダ。
10. １０．前記の変調された入力信号と、前記第一の選択手段で前記リファレンス信 号として選択された前記出力タップ信号をかけ、キャリアー信号周波数の二倍に 対応する周波数で発振する周波数成分と前記変調された入力信号と前記リファレ ンス信号の間の位相差を表すデータ成分を含む中間の出力信号を提供するための 、かける手段と、 前記データ・成分だけに対応する復調された出力信号を提供するために前記中間 の出力信号から前記周波数成分をフィルタするフィルタ手段と、を更に含むこと を特徴とする請求項９に記載の差動位相変調デコーダ。
11. １１．前記第三のかける手段が、前記キャリアー信号周波数の倍数での、そして 受信された信号と前記出力遅延信号との間の前記位相ずれに対応する位相ずれ信 号成分の周波数コンポーネントを伴った前記第三の中間の制御信号を提供するた めに操作可能であり、前記制御手段が前記第三の中間の制御信号に応答する制御 信号生成手段を含み、 前記制御信号生成手段が前記位相ずれ信号成分に対応するための前記制御信号を 生成するため、前記第三の中間の制御信号から前記周波数成分を取り去るための フィルタ手段を更に含み、 前記更なるフィルタ手段が前記位相ずれ信号成分の交番する出力部分の間クロッ ク信号をカウントするためのカウント手段を含み、これにより、選択された出力 タップ信号と受信された信号の間の前記位相差に対応する出力制御信号を提供す ることを特徴とする請求項１０に記載の差動位相変調デコーダ。
12. １２．前記フィルタ手段が前記中間の出力信号の位相ずれ信号成分を変調する間 前記クロック信号をカウントするためのカウント手段を含む前記フィルタ手段を 含み、これにより、変調されたデータにより前記キャリアー信号に適用される変 調する位相ずれに対応する出力信号を提供することを特徴とする請求項１１に記 載の差動位相変調デコーダ。