JPS63305533A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS63305533A JPS63305533A JP62141748A JP14174887A JPS63305533A JP S63305533 A JPS63305533 A JP S63305533A JP 62141748 A JP62141748 A JP 62141748A JP 14174887 A JP14174887 A JP 14174887A JP S63305533 A JPS63305533 A JP S63305533A
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- JP
- Japan
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- film
- layer
- bump
- plating
- metal layer
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にハンプを有
する半導体装置の製造方法に関する。
する半導体装置の製造方法に関する。
バンプを有する半導体装置は、一度にボンディングがで
きること、チップの実装が小容量にできること等のＬＳ
Ｉの高集積化に適した特長を有している。
きること、チップの実装が小容量にできること等のＬＳ
Ｉの高集積化に適した特長を有している。
第２図（ａ）〜（ｃ）は従来の半導体装置の製造方法を
説明するための工程順に示した半導体チップの断面図で
ある。
説明するための工程順に示した半導体チップの断面図で
ある。
第２図（ａ）に示すように、半導体基板１の上に絶縁膜
２を形成し、絶縁膜２の上にアルミニウム層を堆積して
選択的にエツチングし、配線（図示せず）と接続するパ
ッド１１を形成する。次に、パッド１１を含む表面にシ
リコン酸化膜９を堆積し、選択的にエツチングしてパッ
ド］、１の上に窓を設ける。
２を形成し、絶縁膜２の上にアルミニウム層を堆積して
選択的にエツチングし、配線（図示せず）と接続するパ
ッド１１を形成する。次に、パッド１１を含む表面にシ
リコン酸化膜９を堆積し、選択的にエツチングしてパッ
ド］、１の上に窓を設ける。
次に、′第２図（ｂ）に示すように、前記窓を含む表面
にめっき電極用のアルミニウム層１２を形成し、リフト
オフ法により前記窓およびその周縁のアルミニウム層１
２の上に選択的にチタン層１３を形成する。次に、全面
にホトレジスト膜５を塗布しパターニングしてチタン層
１３の上にパッド形成用の開口部を設け、アルミニウム
層１２を電極として電気めっき法により金層を堆積し、
バンプ８を形成する。
にめっき電極用のアルミニウム層１２を形成し、リフト
オフ法により前記窓およびその周縁のアルミニウム層１
２の上に選択的にチタン層１３を形成する。次に、全面
にホトレジスト膜５を塗布しパターニングしてチタン層
１３の上にパッド形成用の開口部を設け、アルミニウム
層１２を電極として電気めっき法により金層を堆積し、
バンプ８を形成する。
次に、第２図（Ｃ）に示すように、ホトレジスト膜５を
除去した後、チタン層１３をマスクとしてアルミニウム
層１２をエツチングして除去する。次に、保護膜として
ポリイミド系樹脂膜４を全面に塗布し、選択的にエツチ
ングしてバンプ７の頭部を露出させる。
除去した後、チタン層１３をマスクとしてアルミニウム
層１２をエツチングして除去する。次に、保護膜として
ポリイミド系樹脂膜４を全面に塗布し、選択的にエツチ
ングしてバンプ７の頭部を露出させる。
上述した従来の半導体装置の製造方法は、パッドの形成
、パッド上の絶縁膜の窓の形成、チタン層のリフトオフ
、バンプ形成用ホトレジスト膜のパターニング、保護膜
のポリイミド系（Ａ脂膜の選択的エツチング等多数のリ
ングラフィ工程を必要とし、工程の複雑化、マスク合せ
余裕度の増加等により微細化を妨げられるという問題点
がある。
、パッド上の絶縁膜の窓の形成、チタン層のリフトオフ
、バンプ形成用ホトレジスト膜のパターニング、保護膜
のポリイミド系（Ａ脂膜の選択的エツチング等多数のリ
ングラフィ工程を必要とし、工程の複雑化、マスク合せ
余裕度の増加等により微細化を妨げられるという問題点
がある。
本発明の目的は、工程を簡素化し、パターニングの精度
を上げて微細化を向上させる半導体装置の製造方法を提
供することにある。
を上げて微細化を向上させる半導体装置の製造方法を提
供することにある。
本発明の半導体装置の製造方法は、半導体基板上に絶縁
膜を設は該絶縁膜上に第１の金属層を形成し該第１の金
属層上にポリイミド系樹脂膜を形成する工程と、前記樹
脂膜上にホトレジスト膜を設けてパターニングし該ホト
レジスト膜をマスクとして前記樹脂膜をエツチングして
開口部を設ける工程と、前記開口部を含む表面に第２の
金属層を堆積した後リフトオフ法により前記ホトレジス
ト膜および前記ホトレジスト膜上の前記第２の金属層を
除去する工程と、前記開口部の前記第２の金属層上に第
３の金属層をめっきしてバンプを形成する工程と、異方
性エツチングにより前記バンプをマスクとして前記樹脂
膜を除去する工程と、前記第１の金属層を選択的にエツ
チングして前記バンプと接続する配線を形成する工程と
を含んで構成される。
膜を設は該絶縁膜上に第１の金属層を形成し該第１の金
属層上にポリイミド系樹脂膜を形成する工程と、前記樹
脂膜上にホトレジスト膜を設けてパターニングし該ホト
レジスト膜をマスクとして前記樹脂膜をエツチングして
開口部を設ける工程と、前記開口部を含む表面に第２の
金属層を堆積した後リフトオフ法により前記ホトレジス
ト膜および前記ホトレジスト膜上の前記第２の金属層を
除去する工程と、前記開口部の前記第２の金属層上に第
３の金属層をめっきしてバンプを形成する工程と、異方
性エツチングにより前記バンプをマスクとして前記樹脂
膜を除去する工程と、前記第１の金属層を選択的にエツ
チングして前記バンプと接続する配線を形成する工程と
を含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｆ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面、図である。
めの工程順に示した半導体チップの断面、図である。
第１図（ａ）に示すように、半導体基板１の上に絶縁膜
２を形成し、絶縁Ｍ２の上にスパッタリング法によりア
ルミニウム層３を堆積する。次に、アルミニウム層３の
上にポリイミド系樹脂膜４を回転塗布法で２〜３μｍの
厚さに塗布する。
２を形成し、絶縁Ｍ２の上にスパッタリング法によりア
ルミニウム層３を堆積する。次に、アルミニウム層３の
上にポリイミド系樹脂膜４を回転塗布法で２〜３μｍの
厚さに塗布する。
次に、樹脂膜４の上にホトレジスト膜５を塗布して露光
、現像を行いバンプ形成用パターンを形成する０次に、
ホトレジスト膜５をマスクとして樹脂膜４をウェットエ
ツチングし、ホトレジスト膜５の下にアンダーカットを
有する開口部６を形成する。
、現像を行いバンプ形成用パターンを形成する０次に、
ホトレジスト膜５をマスクとして樹脂膜４をウェットエ
ツチングし、ホトレジスト膜５の下にアンダーカットを
有する開口部６を形成する。
次に、第１図（ｂ）に示すように、開口部６を含む表面
にスパッタリング法で白金層７を０．２〜０．４μｍ
Ｌ：ｒ）Ｈさに形成する。ここで白金層７の代りにチタ
ン層またはチタン層と白金層の二重層を設けても良い。
にスパッタリング法で白金層７を０．２〜０．４μｍ
Ｌ：ｒ）Ｈさに形成する。ここで白金層７の代りにチタ
ン層またはチタン層と白金層の二重層を設けても良い。
次に、第１図（ｃ）に示すように、リフトオフ法により
ホトレジスト膜５およびホトレジスト膜５の上の白金層
７を除去し、アルミニウム層３をめっき用電極として白
金層７の上に電気めっき法で金層を２０〜２５μｍの厚
さに堆積し、バンプ８を形成する。ここで金の代りに銅
をめっきしても良い。
ホトレジスト膜５およびホトレジスト膜５の上の白金層
７を除去し、アルミニウム層３をめっき用電極として白
金層７の上に電気めっき法で金層を２０〜２５μｍの厚
さに堆積し、バンプ８を形成する。ここで金の代りに銅
をめっきしても良い。
次に、第１図（ｄ）に示すように、バンプ８をマスクと
して異方性ドライエツチングにより樹脂膜４を除去する
０次に、アルミニウム膜３を選択的にエツチングしてバ
ンプ８と電気的に接続する配線を形成する。
して異方性ドライエツチングにより樹脂膜４を除去する
０次に、アルミニウム膜３を選択的にエツチングしてバ
ンプ８と電気的に接続する配線を形成する。
次に、第１図（ｅ）に示すように、表面保護用のシリコ
ン酸化膜９をＣＶＤ法により形成する。
ン酸化膜９をＣＶＤ法により形成する。
次に、ホトレジスト膜１０を塗布する。このとき、ホト
レジスト膜１０はバンプ８の頭部には掻く薄く塗布され
るが、酸素プラズマ処理によりバンプ８の頭部のシリコ
ン酸化膜９を露出させる。
レジスト膜１０はバンプ８の頭部には掻く薄く塗布され
るが、酸素プラズマ処理によりバンプ８の頭部のシリコ
ン酸化膜９を露出させる。
次に、第１図（ｆ）に示すように、ホトレジストｗＡ１
０をマスクとしてシリコン酸化膜９をエツチングしてバ
ンプ８の頭部を露出させ、ホトレジスト１１３！１０を
除去する。
０をマスクとしてシリコン酸化膜９をエツチングしてバ
ンプ８の頭部を露出させ、ホトレジスト１１３！１０を
除去する。
以上説明したように本発明は、バンプを形成する際に必
要とした多数のホトリソグラフィ工程をポリイミド系樹
脂膜の開口部をマスクとして金属をめっきしてバンプを
形成し、かつ、配線用金属膜をバンプのめっきの際の電
極とし利用することにより、工程を簡素化して信顆性を
向上させ、マスク合わせ余裕度を縮減して微細化を可能
とする半導体装置の製造方法が得られるという効果を有
する。
要とした多数のホトリソグラフィ工程をポリイミド系樹
脂膜の開口部をマスクとして金属をめっきしてバンプを
形成し、かつ、配線用金属膜をバンプのめっきの際の電
極とし利用することにより、工程を簡素化して信顆性を
向上させ、マスク合わせ余裕度を縮減して微細化を可能
とする半導体装置の製造方法が得られるという効果を有
する。
第１図（ａ）〜（ｆ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図、第２図（ａ
）〜（ｃ）は従来の半導体装置の製造方法を説明子るた
めの工程順に示した半導体チップの断面図である。 １・・・半導体基板、２・・・絶縁膜、３・・アルミニ
ウム層、４・・・樹ｊ指股、５・・・ホトレジスト膜、
６・・・開口部、７・・・白金層、８・・・バンプ、９
・・・シリコン酸化膜、１０・・・ホトレジスト膜、１
１ ・パッド、１２・・・アルミニウム層、１３・・・
チタン層。 代理人 弁理士 内 原 音 ′ 第１図 準１図 ＩＪ
めの工程順に示した半導体チップの断面図、第２図（ａ
）〜（ｃ）は従来の半導体装置の製造方法を説明子るた
めの工程順に示した半導体チップの断面図である。 １・・・半導体基板、２・・・絶縁膜、３・・アルミニ
ウム層、４・・・樹ｊ指股、５・・・ホトレジスト膜、
６・・・開口部、７・・・白金層、８・・・バンプ、９
・・・シリコン酸化膜、１０・・・ホトレジスト膜、１
１ ・パッド、１２・・・アルミニウム層、１３・・・
チタン層。 代理人 弁理士 内 原 音 ′ 第１図 準１図 ＩＪ
Claims (1)
- 半導体基板上に絶縁膜を設け該絶縁膜上に第１の金属層
を形成し該第１の金属層上にポリイミド系樹脂膜を形成
する工程と、前記樹脂膜上にホトレジスト膜を設けてパ
ターニングし該ホトレジスト膜をマスクとして前記樹脂
膜をエッチングして開口部を設ける工程と、前記開口部
を含む表面に第２の金属層を堆積した後リフトオフ法に
より前記ホトレジスト膜および前記ホトレジスト膜上の
前記第２の金属層を除去する工程と、前記開口部の前記
第２の金属層上に第３の金属層をめっきしてバンプを形
成する工程と、異方性エッチングにより前記バンプをマ
スクとして前記樹脂膜を除去する工程と、前記第１の金
属層を選択的にエッチングして前記バンプと接続する配
線を形成する工程とを含むことを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62141748A JPS63305533A (ja) | 1987-06-05 | 1987-06-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62141748A JPS63305533A (ja) | 1987-06-05 | 1987-06-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63305533A true JPS63305533A (ja) | 1988-12-13 |
Family
ID=15299282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62141748A Pending JPS63305533A (ja) | 1987-06-05 | 1987-06-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63305533A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2707797A1 (fr) * | 1993-07-15 | 1995-01-20 | Samsung Electronics Co Ltd | Procédé de fabrication de bosses pour puces. |
| US5384283A (en) * | 1993-12-10 | 1995-01-24 | International Business Machines Corporation | Resist protection of ball limiting metal during etch process |
| JP2010238886A (ja) * | 2009-03-31 | 2010-10-21 | Seiko Npc Corp | 半導体装置及びその製造方法 |
-
1987
- 1987-06-05 JP JP62141748A patent/JPS63305533A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2707797A1 (fr) * | 1993-07-15 | 1995-01-20 | Samsung Electronics Co Ltd | Procédé de fabrication de bosses pour puces. |
| US5384283A (en) * | 1993-12-10 | 1995-01-24 | International Business Machines Corporation | Resist protection of ball limiting metal during etch process |
| JP2010238886A (ja) * | 2009-03-31 | 2010-10-21 | Seiko Npc Corp | 半導体装置及びその製造方法 |
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