JPH0350837A - 半導体素子の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は化合物半導体基板を用いた電界効果トランジス
タ等の半導体素子を製造する方法に関する。

〔従来の技術〕

一般に電界効果トランジスタ等の半導体素子は、超高周
波素子として利用されるが、高周波特性の向上には寄生
容量の低減が欠かせず、その対策としてゲート電極の微
細化が図られ、現在０．２５μｍ以下のゲート長を持つ
電界効果トランジスタが実用化されている。

〔発明が解決しようとする課題〕

ところでこのような電界効果トランジスタでは、波長２
５０ｎｍを用いる通常の光リソグラフィー技術では加工
が困難であるため、電子ビーム直接描画性１集中イオン
ビーム描画技術が用いられている。

しかしこれら装置は設備コストが高（、しかも厳重なメ
ンテナンスが必要なうえ、スルーブツトが悪く、更に基
板に照射損傷が生じる等の問題がある。

本発明は通常の光リソグラフィー技術を用いて０．２５
μｍ以下の微細ゲート電極を有する半導体素子を製造す
る方法を提供するにある。

〔課題を解決するための手段〕

本発明に係る半導体素子の製造方法の一つは、半導体基
板上に絶縁歪の薄膜を堆積する工程と、この薄膜に重ね
てその一部を露出させる開溝を備えたレジスト層をパタ
ーニングする工程と、該レジスト層をマスクとして開溝
内に露出する薄膜を選択エツチングし、前記半導体基板
面を露出させる工程と、露出させた半導体基板面に先に
堆積してある薄膜と分離した状態で薄膜を堆積する工程
と、前記レジスト層を除去した後、両薄膜間を分離する
少なくとも一方の溝及びこれに臨む両側の薄膜にわたる
領域に開溝を備えたレジスト層をパターニングする工程
とを含むことを特徴とする。

また本発明に係る半導体素子の製造方法の他の一つは、
半導体基板上に少なくとも２層以上の膜を順次積層形成
する工程と、該工程の最後に形成した一の膜上に、当該
一の膜の一部を露出さ一部る開溝を備えたレジスト層を
パターニングする工程と、該レジスト層をマスクとして
開溝内に露出する前記一の膜をエツチングし、他の膜を
露出させる工程と、露出させた他の股上に前記一の膜と
同材質であって下の膜と異材質の膜を前記一の膜と分離
した状態で堆積する工程と、前記レジスト層を除去をし
た後、一の膜と他の膜とを分離する少なくとも一方の溝
及びこれに臨む両側の膜にわたる領域に開溝を形備えレ
ジスト層を形成する工程と、該レジスト層及び前記膜を
マスクとして、前記開溝内に露出する他の膜をエツチン
グする工程とを含むことを特徴とする。

［作用〕 本発明はこれによって、選択エツチング工程でのレジス
ト層の膜厚減少レート、レジスト層の開溝レート、　Ｓ
ｉＮ膜のサイドエツチングレートは異なるが、いずれも
エツチング時間と共に直線的に変化しており、時間制御
でエツチング量を設定することが可能となる。

〔実施例１〕 以下、本発明をその実施例を示す図面に基づき具体的に
説明する。

第１図は本発明を電界効果トランジスタの製造に適用し
た場合の主要製造工程を示す工程図であり、図中１は化
合物半導体基板を示している。先ず、第１図（イ）に示
す如く化合物半導体基板上にＳｉＮ膜２を２０００人の
厚さに積層形成し、更にその上にレジスト　（ホトレジ
スト）層５を開溝５８を備えるようパターニングする。

次いでＣＦ、　＋０□を用いた反応性イオンエツチング
（ＲＩＢ）法により、第１図（ロ）に示す如（ＳｉＮ膜
２を選択エツチングする。このときＲＩＥ条件を制御す
ることによってＳｉＮ膜２にレジスト層に対して０．２
５μｍ以下のサイドエツチングを施し、ＳｉＮ膜２にお
ける開溝２ａの幅をレジスト層５の開溝５８の幅よりも
大きくし、溝底に半導体基板１の表面を露出させる。そ
の後第１図（ハ）に示す如くレジスト層５及び露出させ
た半導体基板１の表面にＥＣＲＣＶＤ　（Ｅｌｅｃｔｒ
ｏｎＣｙｃｌｏｔｒｏｎ　Ｒｅｓｏｎａｎｃｅ−Ｃｈｅ
ｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を
適用してＳｉＮ膜７を所定厚さに堆積させる。

ＥＣＲＣＶＤ法を用いることによってＳｉＮ膜７がサイ
ドエツチング域内の廻り込みが少なく、次工程でのリフ
トオフを容易に行い得る。

リフトオフ法を適用してレジスト層５及びその上に堆積
してあるＳｉＮ膜７を除去し、第１図（ニ）に示す如く
溝２ｂ、　２ｃにてＳｉＮ膜２から分離した状態で半導
体基板１上にＳｉＮ膜７を形成する。

次いで、第１図（ホ）に示す如く一方の溝２ｂ及びこれ
に臨むＳｉＮ膜２及びＳｉＮ膜７の所定幅にわたる開溝
（溝幅１μｍ程度）　６ａを備えたレジスト層６を所定
厚さにパターニングした後、開溝２ｂの底に露出する半
導体基板１を所定深さにリセスエッチングして凹所１ａ
を形成する。レジスト而６上及びその開溝６ａ内の全体
にわたって第１図（へ）に示す如（Ｔｉ、　Ｐｄ＋　Ａ
ｕ等からなる導電層８を堆積させ、リフトオフ法により
レジスト層６及びこの上に形成した導電層８を除去し、
開１Ｍ２ｂ及びこれに臨む両側のＳｉＮ膜２．７上にわ
たり断面丁字形、換言すればマツシュルーム形のゲート
電極用足部８ａを形成する。このような短ゲート化によ
り、金属抵抗の増大が回避出来ることとなる。

第２図は第１図（ロ）に示す選択エツチング時間におけ
るエツチング時間と、パターンサイズとの関係を示すグ
ラフであり、横軸にＣＦ４　＋０□を用いた反応性イオ
ンエツチング時間（分）を、また回軸にパターンサイズ
（μｍ）をとって示している。

グラフ中○印でプロットしたのはレジスト膜厚の変化を
、また黒丸でプロットしたのはレジストパターンの開溝
５ａの幅寸法変化を、更に△印でプロットしたのはサイ
ドエツチング量を夫々示している。このグラフから明ら
かな如くサイドエツチング量は、エツチング時間と略直
線的な比例関係にあり、サイドエツチング量の設定は時
間制御テｄによって容易に行い得ることが解る。

〔実施例２〕 第３図は本発明を０．２５μｍゲー１−ＨＥＭＴの炸裂
に適用した場合の主要工程を示す工程図であり、図中１
はＭＢＥ（Ｍｏｌｅｃｕｌｅｒ　Ｂｅａｍ　Ｅｐｉｔａ
ｘｉａｌ）成長法により得た１１０Ｔ用の化合物半導体
基板である。半導体基板１はＧａＡｓを２Ｘ１０”、膜
厚：５００人、ＡｌＧａＡｓを２Ｘ１０”、膜厚：５０
０人を堆積せしめて形成してあり、これに先ず第３図（
イ）に示す如くメサエッチングを施す。メサ部にはＳ　
ｉ　Ｎ膜２を、例えばＥＣＲＣＶＤ法を用いて第３図（
ロ）に示す如＜　２００°Ｃで２０００人の厚さに堆積
する。ＳｉＮ膜２上には、第３図（ハ）に示す如（開／
ｌＩ（溝幅略１．Ｉｊｍ）５ａを備えたレジスト層（例
えば０ＥＢＩ？　−１０００Ｍ　レジスト、東京応化製
）５を後工程におけるＣＦ４　＋Ｏ□を用いたＲＩＨに
よる膜減りを考慮して厚さ１．３５μｍ程度堆積し、そ
の後は第１図（伺〜（へ）と実質的に同じ手順により第
３図（ハ）〜第３図（ヌ）の手）頃でゲート電極用足部
８ａを形成する。

なお、ＳｉＮ膜７はＥＣＲＣＶＤ法ｓコより室温下で１
５００人の厚さに堆積する。また、ＳＩＮ膜７のリフト
オフはハ、ファードフッ酸に３秒関浸し、水洗した後ア
セントに浸して行った。バッフアートフッ酸処理はレジ
スト層５の開溝５ａ面、或いはサイドエツチング部に廻
り込んで付着している密着力の弱いＳｉＮ膜７を除去し
、リフトオフを容易とし、サイドエツチング寸法の均一
化を向上させるための。

ものである。

第３図（ト）において堆積するレジスト層６としては０
ＥＢＲ−１０００Ｍ　レジスト　（東京応化製）を用い
、膜厚９０００人、開溝寸法は１．０μｍである。第３
図（チ）において半導体基板１に施ずリセスエッチング
は■９，５制御により行い、深さは３５０人程０である
。第３図（す）において形成する導電層８としてはＴｉ
、　ｐｔ、　Ａｕを夫々　３５０人、４００人４５００
人の厚さに堆積したものである。なお、この導電層８の
リフトオフはアセントを用いて容易に行うことが出来る
。

次いで、第３図（ル）に示す如く片側のＳｉＮ膜２から
足部８ａ、、　ＳｉＮ膜７、開溝２ｂ及び他側のＳｉＮ
膜２にわたってレジスト層９を堆積し、第３図（オ）に
示す如く露出しているＳｉＮ膜２をエツチング除去した
後、第３図（ワ）に示す如く全面にわたって導電層１０
を堆積し、リフトオフ法によってレジスト層９及びこの
上に堆積している導電層１０を除去し、第３図（力）に
示す如きオーミック電極を得る。

次いで全面にわたってＳｉＮ膜１１を堆積させて後、メ
サ部の両側にスクライブを施してＳｉＮ膜１１を除去し
、その後にパッド１２を積層形成する。

表１は上述の如くにして得た０、２５μｍゲートｎ　Ｅ
　Ｍ　Ｔと従来の０．５　μｍゲートＨＥＭＴとの静特
性、高周波特性についての比較試験結果を示している。

表１から明らかな如く本発明方法によって得たＨＥＭＴ
にあっては■。、が大幅に向上し、また逆にソース直列
抵抗Ｒｓは１．０Ω、ゲート金属抵抗Ｒｇは０．１Ω、
ゲート寄生容量Ｃｇｓは０．２ｐＦ低減せしめられ、更
に雑音指数ＮＦを０．２ｄｂ改善することができた。

なお、ＮＦは下式で表される。

ＮＦｍｍ＝　　ｌ　　＋　　２　　π　ｆ　　　、ｌｒ
　　−Ｃｇｓ　　　（（Ｒｓ　　　十　Ｒｇ）／ｇｍ）
　　　””〔実施例３〕 第４図（イ）〜第４図（チ）は本発明の実施例３の基本
プロセスを示す工程図であり、図中１はＭＢＥ法にて形
成したＨＥＭＴ用の化合物半導体基板を示している。

半導体基板１はＧａＡｓ　：　２　ＸＩＯ”、厚さ５０
０人と、ＡｌＧａＡｓ　：　２　Ｘ　１０”＋　厚さ５
００　人を積層して構成してあり、脱脂洗浄及びＨＣＩ
！処理を施した後、ＥＣＲＣＶＤ法を用いて第４図（イ
）に示す如く先ず耐フツ酸性の高い膜、例えばＳｉＮ膜
２を厚さ４０００人、ＳｉＯ□膜３を厚さ５００人堆積
させる。

次に約１μｍ程度の溝幅を有する開溝５ａを備えたレジ
スト層５　　（ＯＢＢＲ−１０００１１レジスト、東京
応化製）を第４図（ロ）に示す如くパターニングし、バ
ソファードフッ酸（例えばフッ酸７％）ヲ用イてレジス
ト層５に対し、０．２〜０．１５μｍ程度５ｉｎ２膜３
を選択エツチングし、ＳｉＯ□膜３をレジスト層５下に
迄サイドエツチングし、ＳｉＮ膜２を露出させる。

通常バソファードフッ酸によるエツチング選択比は次の
如くである。

５ｉＮ３００　人／分　　　ｌ ５ｉＯ□　　　２７００人／分　　　　９サイドエツチ
ング量はエツチング時間により設定する。３倍のオーバ
エツチングで０．２μｍのサイドエツチング量が得られ
た。その後、ＥＣＲＣＶＤ法により室温下でレジスト層
５の表面及び露出させたＳｉＮ膜２上にＳｉＯ□膜１３
全１３させた後、第４図（ニ）に示す如（リフトオフ法
によりレジスト層５及びこの上に堆積させたＳｉＯ□膜
１３全１３する。

このときリフトオフを容易化するため希フン酸（１：２
００）処理を施す。

リフトオフ後にはＳｉｎｇ膜３，１３間に０．２　μｍ
の開溝３ｂ、　３ｃが形成されることとなる。一方の開
溝３ｂ及びこれに端部が臨むＳｉＯ□膜３，１３の両端
部表面にわたって所定幅１〜１．５μｍ程度残して開溝
６ａを備えるレジスト層６を堆積せしめる。

このレジスト層６及びＳｉＯ□膜３，１３をマスクとし
てＣＦ４　＋０□（０□：１５％）のＲＩＥ法を用いて
ＳｉＮ膜２をエツチングして、溝幅０．２〜０．１５μ
ｍの開溝２ａを形成し、第４図（へ）に示す如く半導体
基板１面を露出させる。上記ＲＩＥによるＳｉＮ／５ｉ
（ｌｚエツチング比は１０〜１／１０であり、ＳｉＯ□
膜３は充分マスク材として機能する。

次いで第４図（ト）に示す如（ＨＥ肘のＩ　ｎｓｓ制御
の為にＧａＡｓに３５０人程０の深さにリセスエッチン
グを施して凹所１ａを形成した後、Ｔｉ＋　Ｐｔ、　Ａ
ｕをこの順序で夫々厚さ１０００人、　２０００人、　
３０００人蒸着０、導電層を堆積させ、レジスト層６及
びこの上の導電層をリフトオフし、（第４図（ト）に示
す如く）凹所１ａで半導体基板１と接触した状態の丁字
形をなすゲート電極用足部８ａを形成する。なお、導電
層としてはＡ（１，Ｔｊ、　Ｐｔを用いてもよい。

次に第４図（チ）に示す如くゲート電極用足部８ａ下に
位置するＳｉＯ□膜３．ＳｉＮ膜２を残して露出してい
るＳｉＯ□膜３．ＳｉＮ膜２をエツチング除去した後、
電極用材料である導電層１０をセルファライン的に蒸着
し、オーミック電極を形成する。

〔実施例４〕 第５図は本発明の更に他の実施例４の主要製造工程を示
す工程図であり、この実施例ではエツチング工程ではド
ライエツチングを用いる。半導体基板１上にＳｉＮ膜２
，５ｉ０２膜３．ＳｉＮ膜４をこの順序で夫々５００人
、　３０００人、５００　人の厚さに堆積して３層構造
としてある。下側のＳｉＮ膜２はＳｉＯ□膜３をエツチ
ングする際における半導体基板１を保護するためのもの
である。第５図（イ）に示す如＜ＳｉＮ膜４上に開溝５
ａを備えたレジスト層５をパターニングし、ＣＦａ　＋
Ｑ□を用いたプラズマエツチング法により５ｉＮｒＩ！
Ｊ、４を選択エツチングする。

なお、このとき中間のＳｉＯ□膜は殆ど変化しない。

その後はＳｉＮ膜７を堆積し、レジスト層５及びその上
のＳｓＮ膜７をリフトオフ法によって除去し、一方の開
溝４　ｂ及びこれに臨むＳｉＮ膜４．７を夫々所定幅だ
け残す開Ｆｉ６ａを備えたレジスト層６を形成し、この
レジスト層６及びＳｉＮ膜４，７をマスクとしてＳｉＯ
□膜３を垂直エツチングし、第５図（ロ）に示す如く溝
底にＳｉＮ膜２の表面を露出させる。

次いでＳｉＮ膜２をＣＦ４　＋Ｏ□プラズマ法によって
エツチングし、その溝底に半導体基板１を露出させ、そ
の後は第４図（ト）、（チ）に示す如〈実施例４の場合
と同様にゲート電極用足部形成のためのＴｉ、　Ｐｔ、
　Ａｕを夫々所定厚さに蒸着し、レジストｉ及びこの上
に形成されているＴｉ等の導電層を除去する。

［実施例５〕 第６図は本発明の実施例５の主要製作工程を示す工程図
であり、半導体基板１上にＳｉＮ膜２２．　ＳｉＯ□膜
２３全２３ｌ！膜２４をコノ順序で３０００人、５００
　人、５００人の厚さに夫々堆積せしめて３Ｎ構造に構
成してある。Ａ！！膜２膜上４上施例４の場合と同様に
開溝を備えたレジスト層を堆積した後、Ａβ膜２４に対
する選択エツチングによってサイドエ・ノチングを施し
、ＳｉＯ□膜２３全２３させ、レジスト層上及び露出し
たＳｉｎｇ膜２３上２３上膜２５を蒸着させ、リフトオ
フ法を用いて第６図（ロ）に示す如（レジスト層及びこ
の上のＡ２膜を除去する。

次いでへβ膜２４．２５をマスクとし、ＣＦ、　＋Ｏ□
のＲＩＨによりＳｉＯ□膜２３全２３チングし、第６図
（ハ）に示す如く溝底にＳｔＮ膜層２２を露出させた後
、Ａｌ膜２４．２５を除去し、５ｉＯｚ膜２３をマスク
としてＳｉＮ膜２２に開溝２２ａを施し、半導体基板１
を露出させる。その後は第４図（））、（チ）と実質的
に同じ手順でゲート用電極の足部を形成する。

〔発明の効果〕

以上の如く本発明素子にあっては、光リソグラフィー法
によって０．２５μｍ以下のゲート電極を形成すること
が出来るため、金属抵抗の増大が回避出来て従来のゲー
ト電極に比べて大幅に特性の向上を図り得、しかも安価
で、粒子ビームを用いる描画方法に比較して照射損傷が
少ない等、本発明は優れた効果を奏するものである。

【図面の簡単な説明】

第１図は本発明の実施例１の主要製造工程を示す工程図
、第２図はサイドエツチング量とエツチング時間との関
係を示すグラフ、第３図は本発明の実施例２の主要製造
工程を示す工程図、第４図は本発明の実施例３の主要製
造工程を示す工程図、工程図、第６図は本発明の実施例
５の主要製造工１・・・半導体基板 ２・・・ＳｉＮ 膜 ３・・・５ｉ０２膜 特　許　出願人

Claims (1)

1. 【特許請求の範囲】 １、半導体基板上に絶縁性の薄膜を堆積する工程と、こ
   の薄膜に重ねてその一部を露出させる開溝を備えたレジ
   スト層をパターンニングする工程と、該レジスト層をマ
   スクとして開溝内に露出する薄膜を選択エッチングし、
   前記半導体基板面を露出させる工程と、露出させた半導
   体基板面に先に堆積してある薄膜と分離した状態で薄膜
   を堆積する工程と、前記レジスト層を除去した後、両薄
   膜間を分離する少なくとも一方の溝及びこれに臨む両側
   の薄膜にわたる領域に開溝を備えたレジスト層をパター
   ニングする工程とを含むことを特徴とする半導体素子の
   製造方法。 ２、半導体基板上に少なくとも２層以上の膜を順次積層
   形成する工程と、該工程の最後に形成した一の膜上に、
   当該一の膜の一部を露出させる開溝を備えたレジスト層
   をパターニングする工程と、該レジスト層をマスクとし
   て開溝内に露出する前記一の膜をエッチングし、他の膜
   を露出させる工程と、露出させた他の膜上に前記一の膜
   と同材質であって下の膜と異材質の膜を前記一の膜と分
   離した状態で堆積する工程と、前記レジスト層を除去し
   た後、一の膜と他の膜とを分離する少なくとも一方の溝
   及びこれに臨む両側の膜にわたる領域に開溝を備えたレ
   ジスト層を形成する工程と、該レジスト層及び前記膜を
   マスクとして、前記開溝内に露出する他の膜をエッチン
   グする工程とを含むことを特徴とする半導体素子の製造
   方法。