JPH0260213B2 - - Google Patents
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- Publication number
- JPH0260213B2 JPH0260213B2 JP78386A JP78386A JPH0260213B2 JP H0260213 B2 JPH0260213 B2 JP H0260213B2 JP 78386 A JP78386 A JP 78386A JP 78386 A JP78386 A JP 78386A JP H0260213 B2 JPH0260213 B2 JP H0260213B2
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- JP
- Japan
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- film
- sio
- insulating film
- electrode
- forming
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Description
【発明の詳細な説明】
〔概要〕
GaAsFETの製造において、従来はそのまま残
しておいたリフトオフ用のスペーサとなる絶縁膜
を除去し、新たな層間絶縁膜を形成することによ
り表面を平坦化する。
しておいたリフトオフ用のスペーサとなる絶縁膜
を除去し、新たな層間絶縁膜を形成することによ
り表面を平坦化する。
本発明は半導体装置の製造方法に関するもの
で、さらに詳しく言えば、GaAsFETの製造にお
いて基板の表面を平坦化するための方法に関する
ものである。
で、さらに詳しく言えば、GaAsFETの製造にお
いて基板の表面を平坦化するための方法に関する
ものである。
〔従来の技術〕
GaAsFETを作る方法を第３図の断面図を参照
して説明すると、まずそのａに示される如く、
GaAs基板１１上のレジスト膜３１を図示の如く
パターニングし、例えばシリコン（Si）を加速電
圧60KeV、ドーズ量１×1012／cm2のドーズ量でイ
オン注入してｎ型層１２を形成し、レジスト膜３
１を除去する。
して説明すると、まずそのａに示される如く、
GaAs基板１１上のレジスト膜３１を図示の如く
パターニングし、例えばシリコン（Si）を加速電
圧60KeV、ドーズ量１×1012／cm2のドーズ量でイ
オン注入してｎ型層１２を形成し、レジスト膜３
１を除去する。
次に、全面にWSiを4000Åの厚さにスパツタで
成長し、それを第３図ｂに示される如くパターニ
ングしてゲート電極１４を作る。
成長し、それを第３図ｂに示される如くパターニ
ングしてゲート電極１４を作る。
次に、第３図ｃに示される如く、レジスト膜３
２を図示の如くパターニングし、レジスト膜３２
とゲート電極１４をマスクにしてSiを加速電圧
175KeV、ドーズ量１×1013／cm2でイオン注入し
てn+型層１３を形成する。
２を図示の如くパターニングし、レジスト膜３２
とゲート電極１４をマスクにしてSiを加速電圧
175KeV、ドーズ量１×1013／cm2でイオン注入し
てn+型層１３を形成する。
次に、基板表面を保護するパツシベーシヨン膜
を作るために、Si窒化膜１５（Si3N4膜、以下単
に窒化膜という）を1000Åの厚さに化学気相成長
法（CVD法）で成長し、その上に二酸化シリコ
ン膜１６（SiO2膜）を5000Åの厚さにCVD法で
成長する。SiO2膜１６は次の工程のリフトオフ
のスペーサとなるものである。ソース・ドレイン
電極を形成するためSiO2膜１６の上に設けたレ
ジスト膜３３を第３図ｄに示す如くパターニング
し、レジスト膜３３をマスクにSiO2膜１６と窒
化膜１５をエツチングし、蒸着によつてAuGe／
Au34を4000Åの厚さに被着し、アセトンを用い
てレジスト膜を溶かし、リフトオフによつてソー
ス電極１７、ドレイン電極１８を形成する。ドラ
イエツチングの場合、SiO2のエツチングには
（CF4＋CHF3）ガスを、また窒化膜のエツチング
には（CF4＋O2）ガスを用いる。
を作るために、Si窒化膜１５（Si3N4膜、以下単
に窒化膜という）を1000Åの厚さに化学気相成長
法（CVD法）で成長し、その上に二酸化シリコ
ン膜１６（SiO2膜）を5000Åの厚さにCVD法で
成長する。SiO2膜１６は次の工程のリフトオフ
のスペーサとなるものである。ソース・ドレイン
電極を形成するためSiO2膜１６の上に設けたレ
ジスト膜３３を第３図ｄに示す如くパターニング
し、レジスト膜３３をマスクにSiO2膜１６と窒
化膜１５をエツチングし、蒸着によつてAuGe／
Au34を4000Åの厚さに被着し、アセトンを用い
てレジスト膜を溶かし、リフトオフによつてソー
ス電極１７、ドレイン電極１８を形成する。ドラ
イエツチングの場合、SiO2のエツチングには
（CF4＋CHF3）ガスを、また窒化膜のエツチング
には（CF4＋O2）ガスを用いる。
次いで、第３図ｅの如くFET相互を絶縁分離
し基板の他の部分に電極を形成するなどの目的の
ために、層間絶縁膜となるSiO2膜１９をCVD法
で5000Åの厚さに成長し、このSiO2膜１９にコ
ンタクトホール２０を窓開けして電極２１を形成
する。
し基板の他の部分に電極を形成するなどの目的の
ために、層間絶縁膜となるSiO2膜１９をCVD法
で5000Åの厚さに成長し、このSiO2膜１９にコ
ンタクトホール２０を窓開けして電極２１を形成
する。
前記した第２層のSiO2膜１９が窓開けされた
ときの状態は、第３図ｄに示される。4000Åの厚
さのゲート電極１４の上には、1000Åの窒化膜１
５、リフトオフ用スペーサSiO2膜１６（5000
Å）、層間絶縁膜であるSiO2膜１９（5000Å）が
堆積されているので、図に矢印で示す段差は
11000Åになり、表面が平坦でなくなり、上に形
成される電極のためのコンタクトホール２０を正
確に開口することが難しく、また電極２１を形成
しても断線しやすい問題がある。
ときの状態は、第３図ｄに示される。4000Åの厚
さのゲート電極１４の上には、1000Åの窒化膜１
５、リフトオフ用スペーサSiO2膜１６（5000
Å）、層間絶縁膜であるSiO2膜１９（5000Å）が
堆積されているので、図に矢印で示す段差は
11000Åになり、表面が平坦でなくなり、上に形
成される電極のためのコンタクトホール２０を正
確に開口することが難しく、また電極２１を形成
しても断線しやすい問題がある。
本発明はこのような点に鑑みて創作されたもの
で、GaAsFETの製造において、ゲート電極部の
段差を小にし表面が平坦に形成される方法を提供
することを目的とする。
で、GaAsFETの製造において、ゲート電極部の
段差を小にし表面が平坦に形成される方法を提供
することを目的とする。
第１図ａは本発明実施例平面図、同図ｂとｃは
同図ａのＢ−Ｂ線、Ｃ−Ｃ線に沿う断面図、第２
図は第１図のデバイスを作る工程を示す断面図で
ある。
同図ａのＢ−Ｂ線、Ｃ−Ｃ線に沿う断面図、第２
図は第１図のデバイスを作る工程を示す断面図で
ある。
本発明の方法においては、従来例工程の第３図
ｄに示す工程が終つた後において、SiO2膜１６
を除去し、従来のSiO2膜１９に変るSiO2膜２２
を形成し、このSiO2膜２２にコンタクトホール
２０を形成するものである。
ｄに示す工程が終つた後において、SiO2膜１６
を除去し、従来のSiO2膜１９に変るSiO2膜２２
を形成し、このSiO2膜２２にコンタクトホール
２０を形成するものである。
上記方法においては、従来のSiO2膜１６を除
去した後に、SiO2膜２２を形成するのであるか
ら、SiO2膜１６の5000Åの厚さだけ段差が小に
なり、表面が平坦化されるのである。
去した後に、SiO2膜２２を形成するのであるか
ら、SiO2膜１６の5000Åの厚さだけ段差が小に
なり、表面が平坦化されるのである。
以下、図面を参照して本発明実施例を詳細に説
明する。
明する。
本発明においては、第３図ａ，ｂ，ｃ，ｄを参
照して説明した従来工程と同じ工程をなす。
照して説明した従来工程と同じ工程をなす。
次いで、第２図ａに示される如く、SiO2膜１
６を除去する。それには、（CF4＋CHF3）ガスを
用いるドライエツチングによる。
６を除去する。それには、（CF4＋CHF3）ガスを
用いるドライエツチングによる。
次いで、SiO2を5000Åの厚さにCVDで成長し
てSiO2膜２２を形成し、このSiO2膜２２にコン
タクトホール２０を開口すると、第１図ａに示さ
れる構造が作られ、ゲート電極部の段差は、矢印
で示す如く従来例に比べて5000Å小になつてい
る。
てSiO2膜２２を形成し、このSiO2膜２２にコン
タクトホール２０を開口すると、第１図ａに示さ
れる構造が作られ、ゲート電極部の段差は、矢印
で示す如く従来例に比べて5000Å小になつてい
る。
次いで、電極２１を形成して第２図ｂに示され
る如くGaAsFETを完成する。
る如くGaAsFETを完成する。
なお、第１図ｃはソースにオーバレイ電極２３
を設けた例である。
を設けた例である。
以上説明してきたように、本発明によれば、
GaAsFETにおいて、ゲート電極部の段差が従来
例に比べ小になり、表面が平坦化されるので、電
極２１の形成が容易になるだけでなく、それの切
断が防止される効果がある。
GaAsFETにおいて、ゲート電極部の段差が従来
例に比べ小になり、表面が平坦化されるので、電
極２１の形成が容易になるだけでなく、それの切
断が防止される効果がある。
第１図ａは本発明実施例の平面図、同図ｂ，ｃ
は同図ａのＢ−Ｂ線、Ｃ−Ｃ線に沿う断面図、第
２図ａとｂは本発明方法を実施する工程における
半導体装置要部の断面図、第３図ａないしｅは従
来例工程を示す断面図である。 第１図ないし第３図において、１１はGaAs基
板、１２はｎ型層、１３はn+型層、１４はゲー
ト電極、１５は窒化膜、１６はSiO2膜、１７は
ソース電極、１８はドレイン電極、１９はSiO2
膜、２０はコンタクトホール、２１は電極、２２
はSiO2膜、２３はオーバレイ電極、３１，３２，
３３はレジスト膜である。
は同図ａのＢ−Ｂ線、Ｃ−Ｃ線に沿う断面図、第
２図ａとｂは本発明方法を実施する工程における
半導体装置要部の断面図、第３図ａないしｅは従
来例工程を示す断面図である。 第１図ないし第３図において、１１はGaAs基
板、１２はｎ型層、１３はn+型層、１４はゲー
ト電極、１５は窒化膜、１６はSiO2膜、１７は
ソース電極、１８はドレイン電極、１９はSiO2
膜、２０はコンタクトホール、２１は電極、２２
はSiO2膜、２３はオーバレイ電極、３１，３２，
３３はレジスト膜である。
Claims (1)
- 【特許請求の範囲】 １ GaAs基板１１上にゲート電極１４を形成
し、全面に基板保護膜１５とリフトオフスペーサ
となる絶縁膜１６を形成する工程、 全面にレジスト膜３３を形成し、それをパター
ニングしたレジストパターンをマスクに前記絶縁
膜１６と基板保護膜１５をエツチングし、ソー
ス・ドレイン電極用物質を堆積し、リフトオフに
よりソース電極１７とドレイン電極１８を形成す
る工程、 前記絶縁膜１６を除去し、全面に絶縁膜２２を
形成し、絶縁膜２２にコンタクトホール２０を開
口して電極２１を形成することを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP78386A JPS62159473A (ja) | 1986-01-08 | 1986-01-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP78386A JPS62159473A (ja) | 1986-01-08 | 1986-01-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62159473A JPS62159473A (ja) | 1987-07-15 |
| JPH0260213B2 true JPH0260213B2 (ja) | 1990-12-14 |
Family
ID=11483294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP78386A Granted JPS62159473A (ja) | 1986-01-08 | 1986-01-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62159473A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113421950B (zh) * | 2021-06-21 | 2023-04-28 | 安徽华晟新能源科技有限公司 | 太阳能电池片的制造方法 |
-
1986
- 1986-01-08 JP JP78386A patent/JPS62159473A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62159473A (ja) | 1987-07-15 |
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