JPH0351016B2 - - Google Patents
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- Publication number
- JPH0351016B2 JPH0351016B2 JP59181069A JP18106984A JPH0351016B2 JP H0351016 B2 JPH0351016 B2 JP H0351016B2 JP 59181069 A JP59181069 A JP 59181069A JP 18106984 A JP18106984 A JP 18106984A JP H0351016 B2 JPH0351016 B2 JP H0351016B2
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- JP
- Japan
- Prior art keywords
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- state information
- status information
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- byte
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Storage Device Security (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は主として仮想記憶方式の計算機システ
ムにおける、主記憶装置の領域を管理するための
状態情報の制御方式に関する。
ムにおける、主記憶装置の領域を管理するための
状態情報の制御方式に関する。
仮想記憶方式の計算機システムにおいては、公
知のように主記憶装置から切り出した領域を、い
わゆる仮想記憶空間の所要の記憶領域に割り当て
て使用する。
知のように主記憶装置から切り出した領域を、い
わゆる仮想記憶空間の所要の記憶領域に割り当て
て使用する。
通常この割当は、主記憶装置の領域を一定の大
きさに分割したブロツクを単位として行われ、そ
の場合割当の管理のために、各ブロツクの状態情
報が使われる。
きさに分割したブロツクを単位として行われ、そ
の場合割当の管理のために、各ブロツクの状態情
報が使われる。
そのような状態情報としては、例えばブロツク
がプログラムの実行によつて参照されたか、更新
されたか等を示す情報がある。
がプログラムの実行によつて参照されたか、更新
されたか等を示す情報がある。
ブロツクの大きさは、例えば4096バイト及び
2048バイト（以下において4Kバイト及び2Kバイ
トという）が多く使用されており、両者の方式を
選択して使用できるシステムもあるが、最近は
4Kバイトの使用が多くなる傾向になつている。
2048バイト（以下において4Kバイト及び2Kバイ
トという）が多く使用されており、両者の方式を
選択して使用できるシステムもあるが、最近は
4Kバイトの使用が多くなる傾向になつている。
例えば2Kバイトと4Kバイトの両種ブロツクを
可能とするシステムにおいて、ブロツクの状態情
報の読出しは、従来以下のように実行された。
可能とするシステムにおいて、ブロツクの状態情
報の読出しは、従来以下のように実行された。
第２図は状態情報読出し制御の従来方式の説明
図である。
図である。
状態情報は、例えばブロツクへのアクセスがあ
つたことを示す参照ビツト、更新があつたことを
示す変更ビツト等が、通常該ブロツクの記憶保護
キー等と共に、2Kバイトブロツクの状態情報と
して、キー記憶装置１に記憶される。
つたことを示す参照ビツト、更新があつたことを
示す変更ビツト等が、通常該ブロツクの記憶保護
キー等と共に、2Kバイトブロツクの状態情報と
して、キー記憶装置１に記憶される。
本例の主記憶装置のバイトアドレスを、例えば
第０〜第31ビツトの32ビツトとすると、2Kバイ
トブロツクのブロツクアドレスは第０〜第20の21
ビツト、4Kバイトブロツクのアドレスは第０〜
19の20ビツトで表される。
第０〜第31ビツトの32ビツトとすると、2Kバイ
トブロツクのブロツクアドレスは第０〜第20の21
ビツト、4Kバイトブロツクのアドレスは第０〜
19の20ビツトで表される。
2Kバイトブロツクの状態情報を参照する命令
が実行されると、該命令のオペランドとして指定
される記憶アドレスの上位21ビツトをキー記憶装
置１のアドレス線２へ入力して状態情報をキーレ
ジスタ３に読み出される。此の情報は、例えばＡ
レジスタ４を経て出力レジスタ５に出力される。
が実行されると、該命令のオペランドとして指定
される記憶アドレスの上位21ビツトをキー記憶装
置１のアドレス線２へ入力して状態情報をキーレ
ジスタ３に読み出される。此の情報は、例えばＡ
レジスタ４を経て出力レジスタ５に出力される。
4Kバイトブロツクの状態情報を参照する命令
が実行されると、該命令のオペランドの記憶アド
レスの上位第０〜19ビツトの20ビツトによつてブ
ロツクアドレスは定まるが、キー記憶装置にアク
セスするために、まず第20ビツトに“０”を付加
した21ビツトアドレスをアドレス線２に入力し
て、目的の4Kバイトブロツク前半の2Kバイトブ
ロツクの状態情報を読み出し、キーレジスタ３を
経てＡレジスタ４にセツトする。
が実行されると、該命令のオペランドの記憶アド
レスの上位第０〜19ビツトの20ビツトによつてブ
ロツクアドレスは定まるが、キー記憶装置にアク
セスするために、まず第20ビツトに“０”を付加
した21ビツトアドレスをアドレス線２に入力し
て、目的の4Kバイトブロツク前半の2Kバイトブ
ロツクの状態情報を読み出し、キーレジスタ３を
経てＡレジスタ４にセツトする。
次に第20ビツトを“１”にしたアドレスをアド
レス線２に入力して、後半2Kバイトブロツクの
状態情報を読み出し、Ｂレジスタ６にセツトし、
ゲート回路７によるＡレジスタ４とＢレジスタ６
の論理和を出力レジスタ５にセツトする。
レス線２に入力して、後半2Kバイトブロツクの
状態情報を読み出し、Ｂレジスタ６にセツトし、
ゲート回路７によるＡレジスタ４とＢレジスタ６
の論理和を出力レジスタ５にセツトする。
前記説明から明らかなように、従来の方式によ
れば2Kバイトブロツクと4Kバイトブロツクを使
用できるシステムにおいて、4Kバイトブロツク
の状態情報の参照は、2Kバイトブロツクの場合
の約２倍の時間を必要とするという問題がある。
れば2Kバイトブロツクと4Kバイトブロツクを使
用できるシステムにおいて、4Kバイトブロツク
の状態情報の参照は、2Kバイトブロツクの場合
の約２倍の時間を必要とするという問題がある。
この問題は、4Kバイトブロツクの使用が多く
なる状況において、特に改善が望まれるようにな
つてきた。
なる状況において、特に改善が望まれるようにな
つてきた。
前記の問題点は、主記憶装置の領域を一定の大
きさのブロツクに分割し、該ブロツクごとの状態
情報を管理する第１の動作モードと、該ブロツク
を一定個数に分割した小ブロツクごとの状態情報
を管理する第２の動作モードとを有する計算機シ
ステムにおいて、上記小ブロツクの状態情報を保
持し、それぞれ個別に読出し可能な状態情報記憶
手段を該一定個数設け、上記第１の動作モードに
おける状態情報の読出しに際し、所要の上記ブロ
ツクに属するすべての上記小ブロツクの状態情報
を、すべての上記状態情報記憶手段から同時に読
み出し、該読み出した状態情報の論理和を出力
し、上記第２の動作モードにおける状態情報の読
出しに際し、所要の上記ブロツクに属するいずれ
かの上記小ブロツクの状態情報を、対応するいず
れかの上記状態情報記憶手段から読み出すように
構成された本発明の主記憶状態情報制御方式によ
つて解決される。
きさのブロツクに分割し、該ブロツクごとの状態
情報を管理する第１の動作モードと、該ブロツク
を一定個数に分割した小ブロツクごとの状態情報
を管理する第２の動作モードとを有する計算機シ
ステムにおいて、上記小ブロツクの状態情報を保
持し、それぞれ個別に読出し可能な状態情報記憶
手段を該一定個数設け、上記第１の動作モードに
おける状態情報の読出しに際し、所要の上記ブロ
ツクに属するすべての上記小ブロツクの状態情報
を、すべての上記状態情報記憶手段から同時に読
み出し、該読み出した状態情報の論理和を出力
し、上記第２の動作モードにおける状態情報の読
出しに際し、所要の上記ブロツクに属するいずれ
かの上記小ブロツクの状態情報を、対応するいず
れかの上記状態情報記憶手段から読み出すように
構成された本発明の主記憶状態情報制御方式によ
つて解決される。
即ち、例えば前記の例のように、4Kバイトブ
ロツクと、これを２個の小ブロツクに分割した
2Kバイトブロツクとの動作モードを有するシス
テムでは、2Kバイトブロツクに対応する状態情
報のキー記憶装置を設け、該キー記憶装置は１個
の4Kバイトブロツクに属する２個の2Kバイトブ
ロツクの状態情報を同時に読出しできる構成に
し、両読出し情報の論理和を出力とする。
ロツクと、これを２個の小ブロツクに分割した
2Kバイトブロツクとの動作モードを有するシス
テムでは、2Kバイトブロツクに対応する状態情
報のキー記憶装置を設け、該キー記憶装置は１個
の4Kバイトブロツクに属する２個の2Kバイトブ
ロツクの状態情報を同時に読出しできる構成に
し、両読出し情報の論理和を出力とする。
このような構成により、2Kバイトブロツクで
も、4Kバイトブロツクでも、従来の2Kバイトブ
ロツクの場合と同時の時間で状態情報の読出しが
可能になる。
も、4Kバイトブロツクでも、従来の2Kバイトブ
ロツクの場合と同時の時間で状態情報の読出しが
可能になる。
第１図は本発明の一実施例構成を示すブロツク
図である。
図である。
キー記憶装置は、2Kバイトブロツクのブロツ
クアドレスの偶数と奇数アドレス値に対応して２
分された、キー記憶装置１０−０及びキー記憶装
置１０−１により構成する。
クアドレスの偶数と奇数アドレス値に対応して２
分された、キー記憶装置１０−０及びキー記憶装
置１０−１により構成する。
キー記憶装置１０−０又は１０−１にアクセス
するためのアドレス信号の第０〜１９ビツトが、
アドレス線１１に入力され、第20ビツトが制御線
１２に入力される。又、ブロツクの2K／4K動作
モードの指定信号が制御線１３に入力される。
するためのアドレス信号の第０〜１９ビツトが、
アドレス線１１に入力され、第20ビツトが制御線
１２に入力される。又、ブロツクの2K／4K動作
モードの指定信号が制御線１３に入力される。
両制御線１２，１３の信号は切換回路１５を制
御し、アドレス線１１の20ビツトアドレス信号
を、制御線１３が2K動作モードを指定するとき、
制御線１２の信号が、“０”ならアドレス線１４
−０、制御線１２の信号が“１”ならアドレス線
１４−１へ通過する。
御し、アドレス線１１の20ビツトアドレス信号
を、制御線１３が2K動作モードを指定するとき、
制御線１２の信号が、“０”ならアドレス線１４
−０、制御線１２の信号が“１”ならアドレス線
１４−１へ通過する。
又、制御線１３に4K動作モードの指定がある
場合には、アドレス線１１のアドレス信号はアド
レス線１４−０と１４−１の両者へ通過する。
場合には、アドレス線１１のアドレス信号はアド
レス線１４−０と１４−１の両者へ通過する。
以上により、アドレス信号が入力されたキー記
憶装置１０−０又は１０−１、又はその両者か
ら、指定のブロツクアドレスの2Kバイトブロツ
クに対応する状態情報が読み出され、出力論理和
回路１６により論理和がとられてキーレジスタ３
に設定され、出力レジスタ５に出力される。
憶装置１０−０又は１０−１、又はその両者か
ら、指定のブロツクアドレスの2Kバイトブロツ
クに対応する状態情報が読み出され、出力論理和
回路１６により論理和がとられてキーレジスタ３
に設定され、出力レジスタ５に出力される。
以上により、2Kバイトブロツクの場合も、4K
バイトブロツクの場合も、共に従来の2Kバイト
ブロツクの場合と同等の最短時間で状態情報にア
クセスすることができる。
バイトブロツクの場合も、共に従来の2Kバイト
ブロツクの場合と同等の最短時間で状態情報にア
クセスすることができる。
以上の説明から明らかなように本発明によれ
ば、主記憶装置の記憶ブロツクの状態情報のアク
セスが高速化されるので、計算機システムの性能
を改善するという著しい工業的効果がある。
ば、主記憶装置の記憶ブロツクの状態情報のアク
セスが高速化されるので、計算機システムの性能
を改善するという著しい工業的効果がある。
第１図は本発明一実施例の構成ブロツク図、第
２図は従来の構成を示すブロツク図である。 図において、１，１０−０、１０−２はキー記
憶装置、２，１１はアドレス線、３はキーレジス
タ、５は出力レジスタ、７，１６は論理和回路、
１２，１３は制御線、１５は切換回路を示す。
２図は従来の構成を示すブロツク図である。 図において、１，１０−０、１０−２はキー記
憶装置、２，１１はアドレス線、３はキーレジス
タ、５は出力レジスタ、７，１６は論理和回路、
１２，１３は制御線、１５は切換回路を示す。
Claims (1)
- １ 主記憶装置の領域を一定の大きさのブロツク
分割し、該ブロツクごとの状態情報を管理する第
１の動作モードと、該ブロツクを一定個数に分割
した小ブロツクごとの状態情報を管理する第２の
動作モードとを有する計算機システムにおいて、
上記小ブロツクの状態情報を保持し、それぞれ個
別に読出し可能な状態情報記憶手段を該一定個数
設け、上記第１の動作モードにおける状態情報の
読出しに際し、所要の上記ブロツクに属するすべ
ての上記小ブロツクの状態情報を、すべての上記
状態情報記憶手段から同時に読み出し、該読み出
した状態情報の論理和を出力し、上記第２の動作
モードにおける状態情報の読出しに際し、所要の
上記ブロツクに属するいずれかの上記小ブロツク
の状態情報を、対応するいずれかの上記状態情報
記憶手段から読み出すように構成されていること
を特徴とする主記憶状態情報制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59181069A JPS6159552A (ja) | 1984-08-30 | 1984-08-30 | 主記憶状態情報制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59181069A JPS6159552A (ja) | 1984-08-30 | 1984-08-30 | 主記憶状態情報制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6159552A JPS6159552A (ja) | 1986-03-27 |
| JPH0351016B2 true JPH0351016B2 (ja) | 1991-08-05 |
Family
ID=16094253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59181069A Granted JPS6159552A (ja) | 1984-08-30 | 1984-08-30 | 主記憶状態情報制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6159552A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS499146A (ja) * | 1972-05-12 | 1974-01-26 | ||
| JPS5177038A (ja) * | 1974-12-27 | 1976-07-03 | Fujitsu Ltd |
-
1984
- 1984-08-30 JP JP59181069A patent/JPS6159552A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6159552A (ja) | 1986-03-27 |
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