JPS6159552A - 主記憶状態情報制御方式 - Google Patents
主記憶状態情報制御方式Info
- Publication number
- JPS6159552A JPS6159552A JP59181069A JP18106984A JPS6159552A JP S6159552 A JPS6159552 A JP S6159552A JP 59181069 A JP59181069 A JP 59181069A JP 18106984 A JP18106984 A JP 18106984A JP S6159552 A JPS6159552 A JP S6159552A
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- Japan
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- Storage Device Security (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は主として仮想記憶方式の計算機システムにおけ
る、主記憶装置の領域を管理するための状態情報の制御
方式に関する。
る、主記憶装置の領域を管理するための状態情報の制御
方式に関する。
仮想記憶方式の計算機システムにおいては、公知のよう
に主記憶装置から切り出した領域を、いわゆる仮想記憶
空間の所要の記憶領域に割り当てて使用する。
に主記憶装置から切り出した領域を、いわゆる仮想記憶
空間の所要の記憶領域に割り当てて使用する。
通常この割当は、主記憶装置の領域を一定の大きさに分
割したブロックを単位として行われ、その場合割当の管
理のために、各ブロックの状態情報が使われる。
割したブロックを単位として行われ、その場合割当の管
理のために、各ブロックの状態情報が使われる。
そのような状態情報としては、例えばブロックがプログ
ラムの実行によって参照されたか、更新されたか等を示
す情１１がある。
ラムの実行によって参照されたか、更新されたか等を示
す情１１がある。
ブロックの大きさは、例えば４，０９６バイト及び２．
０４８バイト（以下において４にバイト及び２にバイト
という）が多く使用されており、両者の方式を選択して
使用できるシステムもあるが、最近は４にバイトの使用
が多くなる傾向になっている。
０４８バイト（以下において４にバイト及び２にバイト
という）が多く使用されており、両者の方式を選択して
使用できるシステムもあるが、最近は４にバイトの使用
が多くなる傾向になっている。
例えば２にバイトと４にバイトの両種ブロックを可能と
するシステムにおいて、ブロックの状態情報の読出しは
、従来以下のように実行された。
するシステムにおいて、ブロックの状態情報の読出しは
、従来以下のように実行された。
第２図は状態情報読出し制御の従来方式の説明図である
。
。
状態情報は、例えばブロックへのアクセスがあったこと
を示す参照ビット、更新があったことを示す変更ビット
等が、通常酸ブロックの記憶保護キー等と共に、２にバ
イトブロックの状態情報として、キー記憶装置１に記憶
される。
を示す参照ビット、更新があったことを示す変更ビット
等が、通常酸ブロックの記憶保護キー等と共に、２にバ
イトブロックの状態情報として、キー記憶装置１に記憶
される。
本例の主記憶装置のバイトアドレスを、例えば第０〜第
３１ビツトの３２ビツトとすると、２にバイトブロック
のブロックアドレスは第０〜第２０の２１ビツト、４に
バイトブロックのアドレスは第０〜１９の２０ビツトで
表される。
３１ビツトの３２ビツトとすると、２にバイトブロック
のブロックアドレスは第０〜第２０の２１ビツト、４に
バイトブロックのアドレスは第０〜１９の２０ビツトで
表される。
２にバイトブロックの状態情報を参照する命令が実行さ
れると、該命令のオペランドとして指定される記憶アド
レスの上位２１ビツトをキー記憶装置１のアドレス８５
２へ入力して状態情報をキーレジスタ３に読み出される
。此の情報Ｇま、例えばＡレジスタ４を経て出力レジス
タ５に出力される。
れると、該命令のオペランドとして指定される記憶アド
レスの上位２１ビツトをキー記憶装置１のアドレス８５
２へ入力して状態情報をキーレジスタ３に読み出される
。此の情報Ｇま、例えばＡレジスタ４を経て出力レジス
タ５に出力される。
４にバイトブロックの状態情報を参照する命令が実行さ
れると、該命令のオペランドの記憶アドレスの上位筒Ｏ
〜１９ビットの２０ビツトによってブロックアドレスは
定まるが１．キー記憶装置にアクセスするために、まず
第２０ビツトに′０”を付加した２１ビツトアドレスを
アドレス１２に人力して、目的の４にバイトブロック前
半の２にバイトブロックの状態情報を読み出し、キーレ
ジスタ３を経てＡレジスタ４にセットする。
れると、該命令のオペランドの記憶アドレスの上位筒Ｏ
〜１９ビットの２０ビツトによってブロックアドレスは
定まるが１．キー記憶装置にアクセスするために、まず
第２０ビツトに′０”を付加した２１ビツトアドレスを
アドレス１２に人力して、目的の４にバイトブロック前
半の２にバイトブロックの状態情報を読み出し、キーレ
ジスタ３を経てＡレジスタ４にセットする。
次に第２０ビツトを°１゛にしたアドレスをアドレス線
２に入力して、後半２にバイトブロックの状態情報を読
み出し、Ｂレジスタ６にセットし、ゲート回路７による
へレジスタ４とＢレジスタ６の論理和を出力レジスタ５
にセットする。
２に入力して、後半２にバイトブロックの状態情報を読
み出し、Ｂレジスタ６にセットし、ゲート回路７による
へレジスタ４とＢレジスタ６の論理和を出力レジスタ５
にセットする。
前記説明から明らかなように、従来の方式によれば２に
バイトブロックと４にバイトブロックを使用できるシス
テムにおいて、４にバイトブロックの状態情報の参照は
、２にバイトブロックの場合の約２倍の時間を必要とす
るという問題がある。
バイトブロックと４にバイトブロックを使用できるシス
テムにおいて、４にバイトブロックの状態情報の参照は
、２にバイトブロックの場合の約２倍の時間を必要とす
るという問題がある。
この問題は、４にバイトブロックの使用が多くなる状況
において、特に改善が望まれるようになってきた。
において、特に改善が望まれるようになってきた。
前記の問題点は、主記憶装置の領域を一定の大きさのブ
ロックに分割し、該ブロックごとの状態情報を管理する
第１の動作モードと、該プロ・ツクを一定個数に分割し
た小ブロックごとの状態情報を管理する第２の動作モー
ドとを有する計算機システムにおいて、上記小ブロック
ごとの状態情報を保持する状態情報記憶手段を有し、上
記第１の動作モードにおける状態情報の読出しに際し、
所要の上記ブロックに属するすべての上記小ブロックの
状態情報を、上記状態情報記憶手段から同時に読み出し
、該読み出した状態情報の論理和を出力するように構成
された本発明の主記憶状態情報制御方式によって解決さ
れる。
ロックに分割し、該ブロックごとの状態情報を管理する
第１の動作モードと、該プロ・ツクを一定個数に分割し
た小ブロックごとの状態情報を管理する第２の動作モー
ドとを有する計算機システムにおいて、上記小ブロック
ごとの状態情報を保持する状態情報記憶手段を有し、上
記第１の動作モードにおける状態情報の読出しに際し、
所要の上記ブロックに属するすべての上記小ブロックの
状態情報を、上記状態情報記憶手段から同時に読み出し
、該読み出した状態情報の論理和を出力するように構成
された本発明の主記憶状態情報制御方式によって解決さ
れる。
即ち、例えば前記の例のように、４にバイトブロックと
、これを２個の小ブロックに分割した２にバイトブロッ
クとの動作モードを有するシステムでは、２にバイトブ
ロックに対応する状態情報のキー記憶装置を設け、該キ
ー記憶装置は１個の４に／＼イトブロックに属する２個
の２にバイトプロ・ツクの状態情報を同時に読出しでき
る構成にし、両続出し情報の論理和を出力とする。
、これを２個の小ブロックに分割した２にバイトブロッ
クとの動作モードを有するシステムでは、２にバイトブ
ロックに対応する状態情報のキー記憶装置を設け、該キ
ー記憶装置は１個の４に／＼イトブロックに属する２個
の２にバイトプロ・ツクの状態情報を同時に読出しでき
る構成にし、両続出し情報の論理和を出力とする。
このような構成により、２にハイドブロックでも、４に
バイトブロックでも、従来の２にバイトブロックの場合
と同等の時間で状態情報の読出しが可能になる。
バイトブロックでも、従来の２にバイトブロックの場合
と同等の時間で状態情報の読出しが可能になる。
第１図は本発明の一実施例構成を示すプロ・ツク図であ
る。
る。
キー記憶装置は、２にバイトブロックのプロ・ツクアド
レスの偶数と奇数アドレス値に対応して２分された、キ
ー記憶装置１０−０及びキー記憶装置１０−１により構
成する。
レスの偶数と奇数アドレス値に対応して２分された、キ
ー記憶装置１０−０及びキー記憶装置１０−１により構
成する。
キー記憶装置１０−０又は１０−１にアクセスするため
のアドレス信号の第Ｏ〜１９ビットが、アドレス線１１
に入力され、第２０ビツトが制御綿１２に入力される。
のアドレス信号の第Ｏ〜１９ビットが、アドレス線１１
に入力され、第２０ビツトが制御綿１２に入力される。
又、ブロックの２に／４に動作モードの指定信号が制御
線１３に入力される。
線１３に入力される。
両制御線１２．１３の信号は切換回路１５を制御し、ア
ドレス線１１の２０ビットアドレス信号を、制御線１３
が２に動作モードを指定するとき、制御線１２の信号が
Ｏ゛ならアドレス線１４−０．制御線１２の信号が“１
°ならアドレス＆５ｔ１４−１へ通過する。
ドレス線１１の２０ビットアドレス信号を、制御線１３
が２に動作モードを指定するとき、制御線１２の信号が
Ｏ゛ならアドレス線１４−０．制御線１２の信号が“１
°ならアドレス＆５ｔ１４−１へ通過する。
又、制御′ｆＡ１３に４に動作モードの指定がある場合
ニハ、アドレス線１１のアドレス信号はアドレス線１４
−０と１４−１の両者へ通過する。
ニハ、アドレス線１１のアドレス信号はアドレス線１４
−０と１４−１の両者へ通過する。
以上により、アドレス信号が入力されたキー記憶装置１
０−０又は１０−１、又はその両者から、指定のブロッ
クアドレスの２にバイトブロックに対応する状態情報が
読み出され、出力論理和回路１６により論理和がとられ
てキーレジスタ３に設定され、出力レジスタ５に出力さ
れる。
０−０又は１０−１、又はその両者から、指定のブロッ
クアドレスの２にバイトブロックに対応する状態情報が
読み出され、出力論理和回路１６により論理和がとられ
てキーレジスタ３に設定され、出力レジスタ５に出力さ
れる。
以上により、２にバイトブロックの場合も、４にバイト
ブロックの場合も、共に従来の２にバイトブロックの場
合と同等の最短時間で状態情報にアクセスすることがで
きる。
ブロックの場合も、共に従来の２にバイトブロックの場
合と同等の最短時間で状態情報にアクセスすることがで
きる。
以上の説明から明らかなように本発明によれば、主記憶
装置の記憶ブロックの状態情報のアクセスが高速化され
るので、計算機システムの性能を改善するという著しい
工業的効果がある。
装置の記憶ブロックの状態情報のアクセスが高速化され
るので、計算機システムの性能を改善するという著しい
工業的効果がある。
第１図は本発明一実施例の構成ブロック図、第２図は従
来の構成を示すブロック図である。 図において、 １．１０−０．１０−２はキー記憶装置、２．１１はア
ドレス線、 ３はキーレジスタ、５は出力レジスタ、
７．１６は論理和回路１２．１ｊは制御線、
１５は切換回路を示す。
来の構成を示すブロック図である。 図において、 １．１０−０．１０−２はキー記憶装置、２．１１はア
ドレス線、 ３はキーレジスタ、５は出力レジスタ、
７．１６は論理和回路１２．１ｊは制御線、
１５は切換回路を示す。
Claims (1)
- 主記憶装置の領域を一定の大きさのブロックに分割し、
該ブロックごとの状態情報を管理する第１の動作モード
と、該ブロックを一定個数に分割した小ブロックごとの
状態情報を管理する第２の動作モードとを有する計算機
システムにおいて、上記小ブロックごとの状態情報を保
持する状態情報記憶手段を有し、上記第１の動作モード
における状態情報の読出しに際し、所要の上記ブロック
に属するすべての上記小ブロックの状態情報を、上記状
態情報記憶手段から同時に読み出し、該読み出した状態
情報の論理和を出力するように構成されてなることを特
徴とする主記憶状態情報制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59181069A JPS6159552A (ja) | 1984-08-30 | 1984-08-30 | 主記憶状態情報制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59181069A JPS6159552A (ja) | 1984-08-30 | 1984-08-30 | 主記憶状態情報制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6159552A true JPS6159552A (ja) | 1986-03-27 |
| JPH0351016B2 JPH0351016B2 (ja) | 1991-08-05 |
Family
ID=16094253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59181069A Granted JPS6159552A (ja) | 1984-08-30 | 1984-08-30 | 主記憶状態情報制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6159552A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS499146A (ja) * | 1972-05-12 | 1974-01-26 | ||
| JPS5177038A (ja) * | 1974-12-27 | 1976-07-03 | Fujitsu Ltd |
-
1984
- 1984-08-30 JP JP59181069A patent/JPS6159552A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS499146A (ja) * | 1972-05-12 | 1974-01-26 | ||
| JPS5177038A (ja) * | 1974-12-27 | 1976-07-03 | Fujitsu Ltd |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0351016B2 (ja) | 1991-08-05 |
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