JPH0352042A - リアルタイムシステムにおけるメモリ管理方式 - Google Patents
リアルタイムシステムにおけるメモリ管理方式Info
- Publication number
- JPH0352042A JPH0352042A JP18815989A JP18815989A JPH0352042A JP H0352042 A JPH0352042 A JP H0352042A JP 18815989 A JP18815989 A JP 18815989A JP 18815989 A JP18815989 A JP 18815989A JP H0352042 A JPH0352042 A JP H0352042A
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- JP
- Japan
- Prior art keywords
- memory
- address
- data
- writing
- block
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
論理アドレスが割り付けられていないメモリを論理アド
レスでアクセスするメモリ管理方式に関し、 ハードウェアの故障の減少、及び処理の迅速化が図れる
リアルタイムシステムにおけるメモリ管理方式を提供す
ることを目的とし、 複数個のブロックからなり、各ブロックに論理アドレス
が割り付けられている第１のメモリと、第１のメモリに
データを書き込み又は読み出しを行うための論理アドレ
スを記憶した第１のテーブルと、複数個のブロックから
なり各ブロックに論理アドレスが割り付けられていない
第２のメモリとを有するリアルタイムシステムにおける
メモリ管理方式において、第２のメモリの各ブロックに
対応する架空のアドレスを記憶する第２のテーブルと、
第１のメモリにデータの書き込み又は読み出しを行う時
には、第１のテーブルの対応するアドレスを求めてアク
セスし、第２のメモリにデータの書き込み又は読み出し
を行う時には、第２のテーブルの対応するアドレスを求
め、アドレスを第１のテーブルの所定のアドレス領域に
移してアクセスするメモリ管理部とを設け、第２のメモ
リにデータの書き込み又は読み出しを行う時には、第１
のテーブルの所定のアドレス領域で指定される第２のメ
モリのアドレス領域にデータの書き込み又は読み出しを
行うように構或する．〔産業上の利用分野〕 本発明は、論理アドレスが割り付けられていないメモリ
（以下物理メモリと称する）を論理アドレスでアクセス
するメモリ管理方弐の改良に関するものである． この際、ハードウェアの故障の減少、及び処理の迅速化
が図れるリアルタイムシステムにおけるメモリ管理方式
が要望されている。
レスでアクセスするメモリ管理方式に関し、 ハードウェアの故障の減少、及び処理の迅速化が図れる
リアルタイムシステムにおけるメモリ管理方式を提供す
ることを目的とし、 複数個のブロックからなり、各ブロックに論理アドレス
が割り付けられている第１のメモリと、第１のメモリに
データを書き込み又は読み出しを行うための論理アドレ
スを記憶した第１のテーブルと、複数個のブロックから
なり各ブロックに論理アドレスが割り付けられていない
第２のメモリとを有するリアルタイムシステムにおける
メモリ管理方式において、第２のメモリの各ブロックに
対応する架空のアドレスを記憶する第２のテーブルと、
第１のメモリにデータの書き込み又は読み出しを行う時
には、第１のテーブルの対応するアドレスを求めてアク
セスし、第２のメモリにデータの書き込み又は読み出し
を行う時には、第２のテーブルの対応するアドレスを求
め、アドレスを第１のテーブルの所定のアドレス領域に
移してアクセスするメモリ管理部とを設け、第２のメモ
リにデータの書き込み又は読み出しを行う時には、第１
のテーブルの所定のアドレス領域で指定される第２のメ
モリのアドレス領域にデータの書き込み又は読み出しを
行うように構或する．〔産業上の利用分野〕 本発明は、論理アドレスが割り付けられていないメモリ
（以下物理メモリと称する）を論理アドレスでアクセス
するメモリ管理方弐の改良に関するものである． この際、ハードウェアの故障の減少、及び処理の迅速化
が図れるリアルタイムシステムにおけるメモリ管理方式
が要望されている。
第５図は一例のメモリ構威図である．
第５図において、メモリｌのうち１−１は物理ブロック
と呼ばれ、データが記憶される。物理ブロック１−１は
例えばブロック（１）、（２）、（３）〜（１）からな
り、それぞれ２Ｋバイト単位で構威されている．２はマ
ツプレジスタと呼ばれレジスタ（１）、（２）、（３）
〜（ｌ）からなり、物理ブロックに対して論理アドレス
（メモリ上のアドレス）を割り付けるためのレジスタで
ある．レジスタ１個に対して物理ブロックのブロック１
個を、論理アドレスの２Ｋバイト分割り付けている。１
−２の物理ブロックはマツプレジスタ２で論理アドレス
と対応付けがないため、論理アドレスとしては存在しな
いメモリ（物理メモリ）である。
と呼ばれ、データが記憶される。物理ブロック１−１は
例えばブロック（１）、（２）、（３）〜（１）からな
り、それぞれ２Ｋバイト単位で構威されている．２はマ
ツプレジスタと呼ばれレジスタ（１）、（２）、（３）
〜（ｌ）からなり、物理ブロックに対して論理アドレス
（メモリ上のアドレス）を割り付けるためのレジスタで
ある．レジスタ１個に対して物理ブロックのブロック１
個を、論理アドレスの２Ｋバイト分割り付けている。１
−２の物理ブロックはマツプレジスタ２で論理アドレス
と対応付けがないため、論理アドレスとしては存在しな
いメモリ（物理メモリ）である。
通常、メモリＩに対してデータを書き込み又は読み出す
場合、アプリケーシゴンプログラムにより例えば論理ア
ドレスＯ〜７９９番地に対して該当マツプレジスタ２の
レジスタ（１）が決定され、該当物理ブロックｌ−１の
ブロック（１）への書き込み又は読み出しが行われる。
場合、アプリケーシゴンプログラムにより例えば論理ア
ドレスＯ〜７９９番地に対して該当マツプレジスタ２の
レジスタ（１）が決定され、該当物理ブロックｌ−１の
ブロック（１）への書き込み又は読み出しが行われる。
今、論理アドレスが割り付けられ，ていない物理メモリ
１−２のブロック（ｍ）〜（ｎ）にデータの書き込み又
は読み出しを行う場合、上述の論理アドレスのｌ〜（ｆ
ｆｉ＋７９９）番地を作業領域として使用する（第５図
■参照）。そして論理アドレスのｌ〜（ Ｉ２＋７９９
）番地に対応するマツプレジスタ２のレジスタ（Ｉ！）
の内容を、例えば物理メモリ１−２のブロック（＋＊）
に対応するように変更し（同図■参照）、論理アドレス
２〜（ １ ＋７９９）番地への書キ込み又は読み出し
を行うことにより、物理メモリ１−２にアクセスする． このようにして物理メモリへのデータの書き込み又は読
み出しを行っていた。
１−２のブロック（ｍ）〜（ｎ）にデータの書き込み又
は読み出しを行う場合、上述の論理アドレスのｌ〜（ｆ
ｆｉ＋７９９）番地を作業領域として使用する（第５図
■参照）。そして論理アドレスのｌ〜（ Ｉ２＋７９９
）番地に対応するマツプレジスタ２のレジスタ（Ｉ！）
の内容を、例えば物理メモリ１−２のブロック（＋＊）
に対応するように変更し（同図■参照）、論理アドレス
２〜（ １ ＋７９９）番地への書キ込み又は読み出し
を行うことにより、物理メモリ１−２にアクセスする． このようにして物理メモリへのデータの書き込み又は読
み出しを行っていた。
しかしながら上述のメモリ管理方式においては、アブリ
ケーシッンプログラムにより物理メモリを意識して使用
する必要があった．このためシステムの保守、増設等に
よるデータのメモリ配置の変更が非常に困難となるとい
う問題点があった。
ケーシッンプログラムにより物理メモリを意識して使用
する必要があった．このためシステムの保守、増設等に
よるデータのメモリ配置の変更が非常に困難となるとい
う問題点があった。
又、保守面のことを考えて物理メモリを使用せずにディ
スク等の補助記憶装置を使用する場合、故障が起こり易
い、処理速度が遅い等の問題点があった． したがって本発明の目的は、ハードウェアの故障の減少
、及び処理の迅速化が図れるリアルタイムシステムにお
けるメモリ管理方式を提供することにある。
スク等の補助記憶装置を使用する場合、故障が起こり易
い、処理速度が遅い等の問題点があった． したがって本発明の目的は、ハードウェアの故障の減少
、及び処理の迅速化が図れるリアルタイムシステムにお
けるメモリ管理方式を提供することにある。
上記問題点は第１図に示す装置の構戒によって解決され
る。
る。
即ち第１図において、複数個のブロックからなり、各ブ
ロックに論理アドレスが割り付けられている第１のメモ
リ１００と、第１のメモリにデータを書き込み又は読み
出しを行うための論理アドレスを記憶した第１のテーブ
ル５００と、複数個のブロックからなり各ブロックに論
理アドレスが割り付けられていない第２のメモリ１２０
とを有するリアルタイムシステムにおけるメモリ管理方
式において、 ５１０は第２のメモリの各ブロックに対応する架空のア
ドレスを記憶する第２のテーブルである。
ロックに論理アドレスが割り付けられている第１のメモ
リ１００と、第１のメモリにデータを書き込み又は読み
出しを行うための論理アドレスを記憶した第１のテーブ
ル５００と、複数個のブロックからなり各ブロックに論
理アドレスが割り付けられていない第２のメモリ１２０
とを有するリアルタイムシステムにおけるメモリ管理方
式において、 ５１０は第２のメモリの各ブロックに対応する架空のア
ドレスを記憶する第２のテーブルである。
３００は第１のメモリにデータの書き込み又は読み出し
を行う時には、第１のテーブルの対応するアドレスを求
めてアクセスし、第２のメモリにデータの書き込み又は
読み出しを行う時には、第２のテーブルの対応するアド
レスを求め、アドレスを第１のテーブルの所定のアドレ
ス領域に移してアクセスするメモリ管理部である。
を行う時には、第１のテーブルの対応するアドレスを求
めてアクセスし、第２のメモリにデータの書き込み又は
読み出しを行う時には、第２のテーブルの対応するアド
レスを求め、アドレスを第１のテーブルの所定のアドレ
ス領域に移してアクセスするメモリ管理部である。
そして、第２のメモリにデータの書き込み又は読み出し
を行う時には、第１のテーブルの所定のアドレス領域で
指定される第２のメモリのアドレス領域にデータの書き
込み又は読み出しを行うように構或する。
を行う時には、第１のテーブルの所定のアドレス領域で
指定される第２のメモリのアドレス領域にデータの書き
込み又は読み出しを行うように構或する。
第１図において、第１のメモリ１００にデータの書き込
み又は読み出しを行う時には、メモリ管理部３００にお
いて第１のテーブル５００の対応するアドレスを求めて
アクセスする。
み又は読み出しを行う時には、メモリ管理部３００にお
いて第１のテーブル５００の対応するアドレスを求めて
アクセスする。
又、第２のメモリ１２０にデータの書き込み又は読み出
しを行う時には、同様にメモリ管理部３００において第
２のテーブル５ｌＯの対応するアドレスを求め、アドレ
スを第１のテーブル５００の所定のアドレス領域に移し
てアクセスする。そして、第１のテーブル５００の所定
のアドレス領域で指定される第２のメモリ１２０のアド
レス領域に、データの書き込み又は読み出しを行う。
しを行う時には、同様にメモリ管理部３００において第
２のテーブル５ｌＯの対応するアドレスを求め、アドレ
スを第１のテーブル５００の所定のアドレス領域に移し
てアクセスする。そして、第１のテーブル５００の所定
のアドレス領域で指定される第２のメモリ１２０のアド
レス領域に、データの書き込み又は読み出しを行う。
この結果、メモリの配置が容易になり、補助記憶装置の
使用が減少するためハードウェアの故障によるシステム
への影響が軽減され、処理の高速化が図れる。又、保守
面においてもシステムへの影響を減少させることができ
る。
使用が減少するためハードウェアの故障によるシステム
への影響が軽減され、処理の高速化が図れる。又、保守
面においてもシステムへの影響を減少させることができ
る。
第２図は本発明の実施例の装置の構戒を示すブロック図
である． 第３図は実施例の動作を説明する図である。
である． 第３図は実施例の動作を説明する図である。
第４図は実施例の動作を説明するフローチャートである
。
。
全図を通じて同一符号は同一対象物を示す。
第２図において、メモリ１０の論理アドレスはＯ〜ｋ番
地までであるが、物理メモリ１２の物理ブロックに対し
てｋ−ｎ番地の論理アドレスがあるものとして管理する
（第２図■参照）。アドレスｌ〜ｍ番地をアクセスする
場合、アドレスに該当する物理メモリ１２のブロックＣ
ｌ）をプログラムにより求め（同図■参照）、マツプレ
ジスタ２０のレジスタ（ｊ）にブロック（Ｉ！）の割り
付けを行う（同図■参照）。マツプレジスタ２０は論理
アドレスｊ−ｋ番地に対応しているため、ｊ−ｋ番地を
アクセスすることにより物理メモリ１２上ではｌ〜ｍ番
地をアクセスしていることになる。
地までであるが、物理メモリ１２の物理ブロックに対し
てｋ−ｎ番地の論理アドレスがあるものとして管理する
（第２図■参照）。アドレスｌ〜ｍ番地をアクセスする
場合、アドレスに該当する物理メモリ１２のブロックＣ
ｌ）をプログラムにより求め（同図■参照）、マツプレ
ジスタ２０のレジスタ（ｊ）にブロック（Ｉ！）の割り
付けを行う（同図■参照）。マツプレジスタ２０は論理
アドレスｊ−ｋ番地に対応しているため、ｊ−ｋ番地を
アクセスすることにより物理メモリ１２上ではｌ〜ｍ番
地をアクセスしていることになる。
第３図及び第４図を使用して更に具体的に説明する．
メモリ１０上のデータをアクセスする場合、メモリ管理
部（具体的にはプログラム）３０へ依頼する（第３図の
参照）．メモリ管理部３０では依頼アドレスがｌ６進数
表現で例えばＱ −ＦＦＦＦ番地内か否かの判定を行う
（第４図の参照）。そしてＯ −ＦＦＦＦ番地内の例え
ば３０００番地の時には、通常のメモリアクセスを行う
（第３図■及び第４図■参照）。
部（具体的にはプログラム）３０へ依頼する（第３図の
参照）．メモリ管理部３０では依頼アドレスがｌ６進数
表現で例えばＱ −ＦＦＦＦ番地内か否かの判定を行う
（第４図の参照）。そしてＯ −ＦＦＦＦ番地内の例え
ば３０００番地の時には、通常のメモリアクセスを行う
（第３図■及び第４図■参照）。
又、依頼アドレスが１００００〜ＩＦＦＦＦ番地内の例
えば１４０００番地の時には、依頼アドレスより、物理
メモリ上の該当物理ブロックを求める（第４図■参照）
．そして、作業領域のマツプレジスタの内容を該当物理
ブロックに変更する（第４図■参照）．その後作業領域
をアクセスする。（物理メモリｌ２がアクセスされる（
第３図■及び第４図■参照）． このようにして物理メモリのアクセスを行う．〔発明の
効果〕 以上説明したように本発明によれば、物理メモリを意識
せずに論理アドレスで一括管理できるため、メモリの使
用が容易になり、補助記憶装置で管理していたデータが
メモリ上で管理できる．そのため、補助記憶装置のアク
セスが減少し、ハードウエアの故障によるシステムへの
影響が少なくなるため、システムの安定性が向上する．
又、処理を高速に行うことができる。
えば１４０００番地の時には、依頼アドレスより、物理
メモリ上の該当物理ブロックを求める（第４図■参照）
．そして、作業領域のマツプレジスタの内容を該当物理
ブロックに変更する（第４図■参照）．その後作業領域
をアクセスする。（物理メモリｌ２がアクセスされる（
第３図■及び第４図■参照）． このようにして物理メモリのアクセスを行う．〔発明の
効果〕 以上説明したように本発明によれば、物理メモリを意識
せずに論理アドレスで一括管理できるため、メモリの使
用が容易になり、補助記憶装置で管理していたデータが
メモリ上で管理できる．そのため、補助記憶装置のアク
セスが減少し、ハードウエアの故障によるシステムへの
影響が少なくなるため、システムの安定性が向上する．
又、処理を高速に行うことができる。
第１図は本発明の原理図、
第２図は本発明の実施例の装置の構或を示すブロック図
、 第３図は実施例の動作を説明する図、 第４図は実施例の動作を説明するフローチャート、 第５図は一例のメモリ構或図である． 図において ３００はメモリ管理部、 ５１０ は第２のテーブル を示す。 不茫明の原ｊｌｆ図 峯／圓 ゛コ４ 叩ト、 ＼Ｋ鴫 禦一 〜君＼ 〆一＝）、 実能例のｈ４１ｔｔＬ明するフロー４イート峯 ４ 闇
、 第３図は実施例の動作を説明する図、 第４図は実施例の動作を説明するフローチャート、 第５図は一例のメモリ構或図である． 図において ３００はメモリ管理部、 ５１０ は第２のテーブル を示す。 不茫明の原ｊｌｆ図 峯／圓 ゛コ４ 叩ト、 ＼Ｋ鴫 禦一 〜君＼ 〆一＝）、 実能例のｈ４１ｔｔＬ明するフロー４イート峯 ４ 闇
Claims (1)
- 複数個のブロックからなり、各ブロックに論理アドレス
が割り付けられている第１のメモリ（１００）と、該第
１のメモリにデータを書き込み又は読み出しを行うため
の論理アドレスを記憶した第１のテーブル（５００）と
、複数個のブロックからなり、各ブロックに論理アドレ
スが割り付けられていない第２のメモリ（１２０）とを
有するリアルタイムシステムにおけるメモリ管理方式に
おいて、該第２のメモリの各ブロックに対応する架空の
アドレスを記憶する第２のテーブル（５１０）と、該第
１のメモリにデータの書き込み又は読み出しを行う時に
は、該第１のテーブルの対応するアドレスを求めてアク
セスし、該第２のメモリにデータの書き込み又は読み出
しを行う時には、該第２のテーブルの対応するアドレス
を求め、該アドレスを該第１のテーブルの所定のアドレ
ス領域に移してアクセスするメモリ管理部（３００）と
を設け、該第２のメモリにデータの書き込み又は読み出
しを行う時には、該第１のテーブルの所定のアドレス領
域で指定される第２のメモリのアドレス領域にデータの
書き込み又は読み出しを行うようにしたことを特徴とす
るリアルタイムシステムにおけるメモリ管理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18815989A JPH0352042A (ja) | 1989-07-20 | 1989-07-20 | リアルタイムシステムにおけるメモリ管理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18815989A JPH0352042A (ja) | 1989-07-20 | 1989-07-20 | リアルタイムシステムにおけるメモリ管理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0352042A true JPH0352042A (ja) | 1991-03-06 |
Family
ID=16218790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18815989A Pending JPH0352042A (ja) | 1989-07-20 | 1989-07-20 | リアルタイムシステムにおけるメモリ管理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0352042A (ja) |
-
1989
- 1989-07-20 JP JP18815989A patent/JPH0352042A/ja active Pending
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