JPH0352066A - ブロックデータ無効化処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はブロックデータ無効化処理方式に関し、特に緩
衝記憶装置に格納されている主記憶のデータ写しの無効
化処理方式に関するものである。

従来技術 従来、この種の緩衝記憶装置のデータ無効化処理は、ベ
クトル処理手段からのベクトルストア要求によって主記
憶装置上のデータが書換えられることにより、そのデー
タの写しをブロック単位で格納している緩衝記憶装置内
のブロックデータが無効になってしまうので、後続のス
カラロード要求に対して、緩衝記憶装置としてのデータ
の保障を行うべくなされたものである。

この時の無効化処理方式としては、ベクトルストア要求
が実行された場合に緩衝記憶装置に存在する有効ブロッ
クデータをすべて無効化してしまう様な制御方式や、ベ
クトルストア要求時に、ベクトルストア開始アドレス（
Ｂ）．ベクトルストア要素間距離（Ｄ）及びベクトルス
トア要素数（Ｌ）等の情報から無効化アドレス（Ｂ，Ｂ
＋Ｄ，Ｂ＋２Ｄ，・・・，Ｂ＋ＤＬ）を作成し、それぞ
れを用いてブロック単位に無効化処理を行う方式等があ
る。

これらの処理に際して、後続スカラロード命令の処理を
高速化するために、ベクトルストア命令が示すベクトル
ストア領域を作或して保持しておき、この領域に対する
後続スカラロード命令のアドレスチェックで、その領域
の内か外かを判定し、領域内であった場合にそのスカラ
命令の緩衝記憶装置アクセスを抑止し、主記憶装置に対
して、直接アクセスする様制御している。

さらに、無効化処理の高速化を行うために、緩衝記憶装
置のタグ部のコピーを持ち、そのコピーを用いて無効化
アドレスの索引を行ったり、コピーを複数持ち、無効化
アドレスを複数同時に作威して、その処理を行ったりし
ている。

例えば、第３図を例にして説明を加えると、ベクトルス
トア命令が発行され、ベクトルストア開始アドレス（Ｂ
），ベクトルストア要素間距離（Ｄ），及びベクトルス
トア要素数（Ｌ）がそれぞれＢレジスタａ，Ｄレジスタ
ｂ，ＬレジスタＣに保持されたとする。

まず、本図構成では、後続スカラロード命令の高速化を
はかるためにベクトルストア領域を作或する。Ｂレジス
タａの内容は、領域スタートレジスタｇにセットされ保
持されるとともにセレクタｎを介して加算器ｈに入力さ
れる。

一方、Ｄレジスタｂの内容はＬレジスタＣの内容ととも
に乗算器ｄに入力され、乗算結果（Ｄ＊Ｌ）がセレクタ
ｅを介して加算器ｈに入力される。

加算器ｈでは、上記２つの入力データから加算結果（Ｂ
＋Ｄ＊Ｌ）が得られ、これが領域エンドレジスタｆにセ
ットされ保持される。これによって、ベクトルストア領
域（Ｂ−Ｂ＋Ｄ＊Ｌ）が完威したことになる。引き続き
、無効化アドレスを作或するため（無効化アドレス作或
／索引の高速化のために１回に４要素のアドレスを作或
する場合を例とした）、加算器ｈに再びＢレジスタａの
内容が人力されるとともに、Ｄレジスタｂの内容がセレ
クタｅを介して加算器ｈにＤとして入力されることにな
る。

加算器ｈは上記２つのデータから無効化アドレス（Ｘ）
（−Ｂ＋Ｄ）を作戒する。引き続き加算器ｈはセレクタ
ｎを介して自加算結果（Ｘ）を入力として選択し、再び
Ｄとの加算を行い無効化アドレス（Ｙ）（−Ｂ＋２Ｄ＞
を作成する。同様にして無効化アドレス（Ｚ）（−Ｂ＋
３Ｄ）が作威される。

無効化アドレス（Ｗ）（−Ｂ）はＢレジスタａの内容が
用いられる。無効化アドレス（Ｗ−Ｚ）はそれぞれ無効
化アドレス作成のためのスタートアドレスとして、加算
器（　ｊ−ｍ）にそれぞれ入力される。

一方、ＤレジスタｂからのＤは、シフト回路ｉにおいて
左に２ビットシフトされることで４Ｄとなり、加算器（
　ｊ−ｍ）に入力される。加算器（ｊ−ｒｎ）では、そ
れぞれ加算が行われるが、２回目の加算から、それぞれ
セレクタ（Ｏ〜『）を介して自加算結果が入力されて加
算が行われ、Ｌ／４回の加算が行われ無効化アドレスの
作或が終了する。

本動作によって、加算手段ｊからは無効化アドレス（Ｗ
）−　（Ｂ，Ｂ＋４Ｄ，Ｂ＋８Ｄ，・・・）が、加算手
段ｋからは無効化アドレス（Ｘ）−　（Ｂ＋Ｄ，Ｂ＋５
Ｄ，Ｂ＋９Ｄ，・・・）が、加算手段ｇからは無効化ア
ドレス（Ｙ）−　（Ｂ＋２Ｄ，Ｂ＋６Ｄ，Ｂ＋１０Ｄ，
・・・）が、加算手段ｍからは無効化アドレス（Ｚ）−
　（Ｂ＋３Ｄ，Ｂ＋７Ｄ，Ｂ＋１１Ｄ，・・・）がそれ
ぞれ無効化アドレス（Ｗ−Ｚ）として出力される。

また、加算器を複数組（たとえば４組）持つことによっ
て、上述と同様の無効化アドレスを作威する構成のもの
であるが、その場合のアドレス作或には、たとえば、Ｂ
，Ｂ＋Ｄ，Ｂ＋２Ｄ，Ｂ＋３Ｄといったスタートアドレ
スを作威したうえですべてに４Ｄづつの加算をくり返す
ものもある。

上述した後続スカラ命令の処理の高速化と、緩衝記憶手
段のタグ部のコピーを複数組持ち、無効化アドレスも複
数組作成することによって無効化処理の高速化を行って
いる従来の無効化処理方式では、後続スカラ命令の処理
の高速化のためのベクトルストア領域作成（Ｂ−Ｂ＋Ｄ
＊Ｌ）と、無効化アドレス作戒のためのスタートアドレ
ス（たとえば、Ｂ，Ｂ＋Ｄ，Ｂ＋２Ｄ，Ｂ＋３Ｄ）を作
成するために、加算器を個別に持つことでｌ＼−ドウエ
ア量が増大する欠点がある。ハードウェア量を減らすた
めに加鼻器を共用化するここが考えられるが、その制御
が複雑化するという欠点がある。

発明の目的 本発明の目的は、ハードウェア量の削減とその制御の簡
素化を図り得るブロックデータ無効化処理方式を提供す
るこεである。

発明の構威 本発明によれば、主記憶手段と、この主記憶手段内のデ
ータの写しをブロック単位で格納する緩衝記憶手段と、
前記主記憶手段に対して発生されたベクトルストア要求
によって書換えられた当該主記憶手段内のデータに対応
する前記緩衝記憶手段に存在するブロックデータを無効
化する手段とを含む情報処理装置のブロックデータ無効
化処理方式であって、前記ベクトルストア要求のベクト
ルストア開始アドレス、ベクトルストア要素数及びベク
トルスｈア要素間距離を用いて、前記ベクトルストア要
求の終了アドレスを生戒する手段ε、前記ベクトル要素
間距離と前記ベクトル開始アドレスとの加算処理により
、前記ベクトルストア要求により書換えられたデータに
対応する前記緩衝記憶手段内のブロックデータを無効化
するための第１の無効化ブロックアドレス群を生成する
手段と、前記ベクトル要素間距離と前記ベクトルストア
終了アドレスとの減算処理により、前記ベクトルストア
要求により書換えられたデータに対応する前記緩衝記憶
手段内のブロックデータを無効化するための第２の無効
化ブロックアドレス群を生成する手段と、前記第１の無
効化ブロックアドレス群のアドレス値が前記第２の無効
化ブロックアドレス群のアドレス値に達したことを検出
して検出信号を発生する手段とを設け、この検出信号の
発生まで、前記第１及び第２の無効化ブロックアドレス
群に従って前記緩衝記憶手段内の対応ブロックデータを
無効化処理することを特徴とするブロックデータ無効化
処理方式が得られる。

実施例 次に、本発明について図面を参照して説明する。

第１図は本発明の実施例のシステム構成図である。スカ
ラ処理手段２から出されたスカラロード要求は、スカラ
要求線１０８を介して緩衝記憶手段４に送られる。緩衝
記憶手段４は該当するデータが存在すればスカラデータ
線１０９を介してスカラ処理手段２に該当するデータを
返送する。

逆に、該当するブロックデータが存在しなかった場合に
は、主記憶アクセス線１１３を介してブロックデータ転
送要求を主記憶手段３に対して出力し、該ブロックデー
タを主記憶手段３より主記憶データ線１１４を介し、緩
衝記憶手段４に返送するとともに登録し、スカラ処理手
段には、該当するデータのみをスカラデータ線１０９を
介して返送する。

一方、ベクトル処理手段１からのベクトルロード要求は
、ベクトル要求線１０１を介して主記憶手段３に出され
、該当するデータがベクトルデータ線１０２を介してベ
クトル処理手段１に返送される。

ベクトルストア要求の場合は、ベクトル要求線１０１を
介して主記憶手段３にベクトルストア要求が出され、ス
トアデータがベクトルデータ線１０２を介して主記憶手
段３に転送される。この時、緩衝記憶手段４のデータ保
障のためにベクトルアドレス情報線ｌ００を介してベク
トルストア要求のアドレス情報がアドレス情報保持手段
５に転送される。

アドレス情報保持手段５に送られたベクトルアドレス情
報、すなわちベクトルストア開始アドレス（Ｂ），ベク
トルストア要素間距離（Ｄ），ベクトルストア要素数（
Ｌ）のうち、ベクトルストア要素間距離（Ｄ）が、要素
間距離情報線１０３を介して、またベクトルストア開始
アドレス（Ｂ）が開始アドレス情報線１０４を介して夫
々無効化ブロックアドレス作成手段８へ供給される。更
に、これ等ベクトルアドレス情報のすべてがベクトルド
レス情報線１０Ｂを介して終了アドレス作成手段７へ送
出される。

終了アドレス作成手段７では、受取ったベクトルアドレ
ス要素間距離（Ｄ）とベクトルストア要素数（Ｌ）とが
乗算され、その結果とベクトルストア開始アドレスＣＢ
）とが加算されてベクトルストア要求による最終ストア
データのストアアドレス（Ｂ＋Ｄ＊Ｌ）が作成される。

これがベクトルアドレスとして終了アドレス情報線１０
５を介して無効化ブロックアドレス作或手段８へ送出さ
れる。

無効化ブロックアドレス作成手段８では、受取ったベク
トルストア開始アドレス（Ｂ）と、ベクトルストア終了
アドレス（Ｂ＋Ｄ＊Ｌ）と、ベクトルストア要素間距離
（Ｄ）とから、たとえば無効化アドレス（Ｘ）−　（Ｂ
，Ｂ＋Ｄ，Ｂ＋２Ｄ，・・・）、無効化アドレス（Ｙ）
−　（Ｂ＋Ｄ＊Ｌ，Ｂ＋Ｄ＊Ｌ−Ｄ，Ｂ＋Ｄ＋Ｌ−２Ｄ
，・・・）が作成され、緩衝記憶手段４に登録されてい
るブロックデータのブロックアドレスに対応する無効化
ブロックアドレスが作成され、無効化ブロックアドレス
線１１０を介してアドレスチェック手段９及び無効化処
理手段１０に送出される。

アドレスチェック手段９では、受取った無効化ブロック
アドレスが比較され、ＸよＹが検出されたら終了信号線
ｔｔｉを介して無効化処理の終了指示が出される。

無効化処理手段１０は、無効化ブロックアドレスをもと
に緩衝記憶手段４に該当するブロックデータが存在した
場合に、そのブロックデータの無効化処理を行い、アド
レスチェック手段９からの終了指示を受付けるまで、そ
の処理を続ける。

さらに、第２図を用いて説明を加える。第２図に示す様
に１度に４つの無効化ブロックアドレスを作成する場合
を例とする。まずアドレス情報保持手段５に存在するＢ
レジスタ１１，Ｄレジスタ１３，Ｌレジスタ１２にはベ
クトルストア開始アドレス（Ｂ），ベクトルストア要素
間距Ｍ　（Ｄ）　，ベクトルストア要素数（Ｌ）がそれ
ぞれセットされる。

次に、後続スカラロード命令の処理を高速化するために
、開始アドレスレジスタ６にＢデータ線１１５を介して
Ｂが人力保持され、ざらにＬレジスタ１２，Ｄレジスタ
１３から，Ｌデータ線１ｌ６，Ｄデータ線ｌｉ７を介し
て乗算器１５に（Ｌ）及び（Ｄ）が入力され乗算結果（
Ｄ＊Ｌ）が出力される。

本出力はＤＬデータ線１１ｇを介して、Ｂデータ線１１
５を介して送られて来る（Ｂ）とともに加算器１４に入
力され、加算がなされる。本加算結果はベクトルストア
終了アドレスとして終了アドレス線１１９を介してアド
レスレジスタ１６に入力保持される。これにより、ベク
トルストア領域が作成され、後続スカラロード命令の高
速化が可能となる。

次に、無効化アドレスの作成であるが、前述の動作で得
られたベクトルストア開始アドレス（Ｂ）と、ベクトル
ストア終了アドレス（Ｂ＋Ｄ＊Ｌ）とが初期アドレスと
して加算手段２２〜２５に入力されるとともに、Ｄレジ
スタ１３から送られて来るＤが一度変換回路１７に入力
され、本回路にて、初期アドレス加算減算データとして
、加算手段２２，減算手段２４に゜０”が、加算手段２
３，減算手段２５に“Ｄ”がそれぞれデータ線１２４〜
１２５を介して供給される。

加算手段２２．２３は加算を減算手段２４，２５は減算
を行うことによって、それぞれがＢ，　　Ｂ＋Ｄ，Ｂ＋
ＤＬ−Ｄ，Ｂ＋ＤＬを無効化アドレス作成のスタートア
ドレスとして持つとともに、無効化ブロックアドレスと
してその一部を無効化ブロックアドレス線１２０〜１２
３を介して無効化処理手段１０に送出し、さらに、アド
レスチェック手段９にも送る。

スタートアドレスがすべて得られたら、変換回路１７か
らアドレス加算／減算データとして２Ｄが送出されると
ともに、選択回路１８〜２１によって、加算手段２２．
２３，減算手段２４．２５に自身の加／減算結果が入力
される様制御することによって、以後無効化アドレスを
、（Ｗ）−（Ｂ，Ｂ＋２Ｄ，Ｂ＋４Ｄ，・・・），（Ｘ
）−（Ｂ＋Ｄ，Ｂ＋３Ｄ，Ｂ＋５Ｄ，・・・）．（Ｙ）
−（Ｂ＋Ｄ＊Ｌ−Ｄ，Ｂ＋Ｄ＊Ｌ−３Ｄ，Ｂ＋Ｉ）ｋＬ
−５Ｄ，　・），（Ｚ）−　（Ｂ＋Ｄ＊Ｌ，Ｂ＋Ｄ＊Ｌ
−２Ｄ，Ｂ＋Ｄ＊Ｌ−４Ｄ，・・・）と作成出来る様に
する。

本アドレスの作或は、アドレスチェック手段９において
、たとえば（Ｘ）ｋ　（Ｙ）が検出されると終了される
。

発明の効果 本発明によれば、ベクトルストア領域の開始アドレスに
対してＤ，２Ｄを加算したり、終了アドレスに対してＤ
，２Ｄを減算するだけで、何等特別なアドレス計算（例
えば、３Ｄの計算）を行うことなく、無効化ブロックア
ドレスを作或することが可能となり、ハードウエアの削
減と＠御の簡素化が図れるという効果がある。

【図面の簡単な説明】

第１図は本発明の実施例のシステムブロック図、第２図
は第１図のブロックの１一部具体例を示す図、第３図は
従来技術を示すブロック図である。 主要部分の符号の説明 ３・・・・・・主記憶手段 ４・・・・・・緩衝記憶手段 ５・・・・・・アドレス情報保持手段 ７・・・・・・終了アドレス作戊手段 ８・・・・・・無効化ブロックアドレス作成手段９・・
・・・・アドレスチェ ック手段 ０・・・・・・無効化処理手段

Claims (1)

【特許請求の範囲】
1. （１）主記憶手段と、この主記憶手段内のデータの写し
   をブロック単位で格納する緩衝記憶手段と、前記主記憶
   手段に対して発生されたベクトルストア要求によって書
   換えられた当該主記憶手段内のデータに対応する前記緩
   衝記憶手段に存在するブロックデータを無効化する手段
   とを含む情報処理装置のブロックデータ無効化処理方式
   であって、前記ベクトルストア要求のベクトルストア開
   始アドレス、ベクトルストア要素数及びベクトルストア
   要素間距離を用いて、前記ベクトルストア要求の終了ア
   ドレスを生成する手段と、前記ベクトル要素間距離と前
   記ベクトル開始アドレスとの加算処理により、前記ベク
   トルストア要求により書換えられたデータに対応する前
   記緩衝記憶手段内のブロックデータを無効化するための
   第１の無効化ブロックアドレス群を生成する手段と、前
   記ベクトル要素間距離と前記ベクトルストア終了アドレ
   スとの減算処理により、前記ベクトルストア要求により
   書換えられたデータに対応する前記緩衝記憶手段内のブ
   ロックデータを無効化するための第２の無効化ブロック
   アドレス群を生成する手段と、前記第１の無効化ブロッ
   クアドレス群のアドレス値が前記第２の無効化ブロック
   アドレス群のアドレス値に達したことを検出して検出信
   号を発生する手段とを設け、この検出信号の発生まで、
   前記第１及び第２の無効化ブロックアドレス群に従って
   前記緩衝記憶手段内の対応ブロックデータを無効化処理
   することを特徴とするブロックデータ無効化処理方式。