JPH0352198B2 - - Google Patents

Description

【発明の詳細な説明】 技術分野 本発明は、各種照明の点灯態様などを制御する
調光装置などに好適に用いられる調光制御装置に
関する。

背景技術 劇場の舞台やテレビスタジオ等では、複数の照
明灯を使つて、その明るさや色を変化させ演出を
行なつている。通常、これら照明灯の制御は、調
光操作卓と呼ばれるスライド型フエーダが複数本
配列されている操作卓を使用して行なつている。
すなわち、各々のフエーダは照明灯の調光制御を
行なう調光器と１対１に接続されており、このフ
エーダを操作することによつて照明灯の明るさ等
を制御することができる。

ここで各フエーダを操作して作り出した照明状
態をシーンと呼び、特に近年、このシーンに番号
を付けてリハーサル時に予め記憶しておき、本番
時には番号一つで呼び出し再生できるようにした
り（記憶形調光操作卓）、上記シーンをさらに１
本のフエーダに割付けておき、そのフエーダ操作
だけでシーン再生できるようにしたり（いわゆる
サブマスタ機能、このようなフエーダをサブマス
タフエーダと呼ぶ）して、より複雑化する照明演
出が手際良く実現できるように工夫されている。

上記サブマスタ機能を実現した従来の調光装置
１の構成例を第５図に、処理フローチヤートを第
６図に示す。第５図に示すように従来の調光装置
１は、ｎ本のサブマスタフエーダＦ１〜Fn（総称
する場合には参照符Ｆで示す）と、デジタル信号
Mij（ｉ＝１、２、……、ｍ、ｊ＝１、２、……、
ｎ）を要素に持つ記憶手段２と、サブマスタフエ
ーダＦ１〜Fnからのアナログ信号をアナログ／
デジタル変換するためのアナログ／デジタル変換
器（以下、変換器と称する）３と、中央処理装置
（CPU）４とから成る。必要なデジタル処理は、
下記第１式で表わされる演算を実行することであ
る。

Pi＝MAX（Mij×Fj） ……(1) （ｉ＝１〜ｍ、ｊ＝１〜ｎ） Mij：ｊ番目のサブマスタフエーダのチヤンネル
ｉ番目のデータ Fj：ｊ番目のサブマスタフエーダＦのデータ 本従来例では、まず、ステツプn1、n2で記憶
手段２のアドレスｉ，ｊを１、１に初期化し、ス
テツプn3で各チヤンネル（シーン毎のサブマス
タフエーダＦの操作状態）CH１〜ｍ毎の記憶要
素Mijと、サブマスタフエーダFjからのアナログ
出力（変換器４を介して中央処理装置５に取込ま
れ、サブマスタフエーダＦと同一の参照符で示
す）Fjを乗算し、その結果を記憶手段２に割付け
られる変数Qijに一時的に格納しておく。この処
理をステツプn4、n5で示すように、記憶手段２
の一行方向記憶要素列の全体に亘つて行ない、更
にステツプn6、n7で示すように、記憶手段２の
全記憶要素について行なう。

次に第６図ステツプn8〜n15で示すように、チ
ヤンネルCHi毎にその最大値を検索し、最終的に
チヤンネルCHiの出力Piを得ている。このような
従来例では、以下のような欠点がある。

上記処理を実行するための処理時間に関し
て、ソフトウエアにかかる負担が大きい（特に
記憶手段２の記憶要素数が大きくなつた場合に
問題となる）。

比較的高価なアナログ／デジタル変換器２を
使用しなくてはならない。

サブマスタフエーダＦの数が多くなつた場
合、フエーダレベルＦの取込みのため、フエー
ダ入力をアナログマルチプレクサ（図示せず）
で切換えなければならず、より複雑な制御と高
速で動作するアナログマルチプレクサが必要と
なる。

このような問題点を解決する構成例として、本
件出願人の出願になる特願昭61−013299が挙げら
れる。この構成例では、中央処理装置（CPU）
の能力が高く大規模なシステム（数百〜千のシー
ンを有するシステム）では効果的であるが、小規
模なシステム（サブマスタフエーダＦがたかだか
10数本、チヤンネルCH数も数十〜百チヤンネル
程度のシステム）においては、システムに乗算
器、比較器、複数のメモリ、アナログ／デジタル
変換器などを組込むことは、コストアツプや大形
化につながり、適しているとは言えない。

目 的 本発明の目的は、上述の技術的課題を解消し、
簡略化された回路構成で高速演算処理を行うこと
ができる調光制御装置を提供することである。

発明の構成 このような目的を達成するための本発明の構成
は、アナログのフエーダ信号をそれぞれ発生する
複数のフエーダＦ１〜Fnと、 各フエーダＦ１〜Fnからのフエーダ信号を切
換えてそれぞれ出力するマルチプレクサ１５と、 各フエーダＦ１〜Fnに対応する複数のデータ
列Mij（ｉ＝１〜ｍ、ｊ＝１〜ｎ）を記憶する記
憶部１３と、 マルチプレクサ１５からのフエーダＦ１〜Fn
毎のフエーダ信号と、記憶部１３からのデータ列
Ｍ１ｊ〜Mmj（ｊ＝１〜ｎ）とを乗算してデジタ
ル／アナログ変換するデジタル／アナログ変換器
１２と、 デジタル／アナログ変換器１２からの出力信号
の最大レベルを保持して出力するピークホールド
回路２３と、 ピークホールド回路２３からの最大レベル信号
が入力され、これを保持して出力するサンプルホ
ールド回路１６とを含むことを特徴とする調光制
御装置である。

このような本発明によれば、フエーダＦ１〜
Fnからのアナログ量であるフエーダ信号を、デ
ジタル／アナログ変換器１２の基準電圧として入
力し、この入力レベルに対応して記憶部１３から
のデータ列Mijとフエーダ信号Ｆ１〜Fnとの間に
乗算を施すとともに、デジタル／アナログ変換し
ている。またこの演算結果に関し、ピークホール
ド回路２３によつて最大値が算出される。このよ
うにして本発明では、アナログ量であるフエーダ
信号をデジタル信号に変換するアナログ／デジタ
ル変換器を設ける必要がなく、回路構成が簡略化
される。また、フエーダ信号Ｆ１〜Fnを前記ア
ナログ／デジタル変換器を介して読取る制御と、
読取り結果と記憶部１３のデータ列Mijとの間に
施される演算処理とをハードウエアにて行うよう
にしている。これにより、演算処理が格段に高速
化される。また、上記読取処理および演算処理を
行うためのソフトウエアが不必要となり、本発明
に用いられるソフトウエアの量を低減することが
できる。

実施例 第１図は本発明の一実施例の基本的構成を示す
ブロツク図である。第１図を参照して、本実施例
の基本的構成について説明する。調光制御装置で
ある本実施例の調光装置１１には、複数のフエー
ダＦ１，Ｆ２，……，Fn（総称する場合には参照
符Ｆで示す）が設けられる。各フエーダＦのアナ
ログ出力は、デジタル／アナログ変換器（以下、
変換器と略称する）１２に入力され、この変換器
１２にはたとえばRAM（ランダムアクセスメモ
リ）などによつて実現される記憶部１３からのデ
ジタル信号が与えられる。

変換器１２からの出力は、最大値検出保持部１
４に入力される。この最大値検出保持部１４か
ら、後述するような最大値であるピークデータPi
が得られる。

第２図は第１図示の調光装置１１の構成例を示
すブロツク図である。第２図を参照して、調光装
置１１の構成例について説明する。調光装置１１
は前述したような複数のフエーダ（以下、サブマ
スタフエーダと称する）Ｆ１〜Fnを含み、これ
らの出力はアナログマルチプレクサ１５によつて
後述するように切換えられて導出される。また、
前記最大値検出保持部１４はピークホールド回路
２３を含んで実現され、ピークホールド回路２３
からの出力信号ｆが入力されて、後述するように
ピークデータPi（ｉ＝１〜ｍ）を並列に出力する
サンプルホールド回路１６が設けられる。また、
アナログマルチプレクサ１５、記憶部３およびサ
ンプルホールド回路１６などにアドレス信号を発
生するアドレス発生部１７が設けられ、アドレス
信号はアドレスバス１８に導出される。

第３図は第２図示の変換器１２の構成例を示す
回路図である。第３図を併せて参照して、変換器
１２の構成について説明する。前述した記憶部３
から変換器１２へデジタル信号が導出されるデー
タバス１９は、たとえばｊビツト（本実施例では
ｊ＝ｎ）の並列ラインｌ１，ｌ２，ｌ３，……，
ljからなる。アナログマルチプレクサ１５から出
力されるアナログ信号V_REFは、第３図示のような
抵抗回路２０を介してｎ個のスイツチング手段Ｓ
１，Ｓ２，Ｓ３，……，Sn（総称する場合には参
照符Ｓで示す）に並列に入力される。各スイツチ
ング手段Ｓ１〜Snは、ラインｌ１〜lnを介する
ハイレベルまたはローレベルの信号によつて開閉
制御され、得られる抵抗回路２０の抵抗値に従つ
て、出力端子２１，２２から所望のアナログ電圧
出力が得られる。

第４図は第２図および第３図に示される調光装
置１１の動作を説明するタイミングチヤートであ
る。第２図〜第４図を参照して、調光装置１１の
動作について説明する。

アドレス発生部７は第４図１に示すアドレス信
号ａ、同図５に示すピークホールド回路リセツト
信号ｅ、および同図７に示すサンプルホールド信
号ｇを第４図のタイミングで発生する。まず、ア
ドレス「０」の時、アナログマルチプレクサ１５
はサブマスタフエーダＦ１を選択しフエーダ信号
Ｆ１を変換器１２の基準電圧入力端子V_REFに、第
４図２のように与える。この時、記憶部１３から
はデータＭ１１が出力され、同じく変換器１２の
データ入力端子D_INに第４図３図示のように与え
られる。変換器１２はデータ入力端子D_IN上のデ
ータを、基準電圧入力V_REF＝Fj（ｊ＝１〜ｎ）の
大きさに応じてデジタル／アナログ変換し、その
結果ｄを出力端子Voに第４図４図示のように電
圧出力する。

以下同様にして、サブマスタフエーダＦ２，Ｆ
３，……，Fnが選択され、それと同時に各サブ
マスタフエーダFjのチヤンネルCH１についての
記憶データＭ１２，Ｍ１３，……，Ｍ１ｎが読出
されデジタル／アナログ変換される。そして第４
図４に示すような電圧出力ｄが得られる。ピーク
ホールド回路２３はこの電圧出力ｄのうち、一番
大きいものだけをホールドし、第４図６のような
波形の出力ｆを得る。サンプルホールド回路１６
は、この波形を第４図７に示すサンプル／ホール
ド信号ｇのタイミングでサンプル／ホールドし、
チヤンネルCH１の最終出力を得る。ピークホー
ルド回路１６はその後、アドレス発生部７の第４
図５のリセツト信号ｅによつてリセツトされ
「０」レベルとなり、次チヤンネルCH２に関す
る処理に備える。以下同様の処理が、記憶部１３
の行方向配列データ列毎に、列方向に沿つて行な
われる。

以上のように、本実施例によれば、サブマスタ
フエーダFiの出力レベルFiの記憶時に、第２図の
記憶部１３の配列になるようにチヤンネルCHiレ
ベルを書込んでさえおけば、以後、ソフトウエア
には全く負担をかけずにデジタル／アナログ変換
処理のみによつて、上記第１式に示される各チヤ
ンネルCHiの最終出力Piを得る演算を行なうこと
ができる。

以上のように上述の実施例によれば、サブマス
タフエーダＦ１〜Fnの出力を直接、変換器１２
のV_REF（リフアレンス電圧）入力に接続し、この
入力レベルに応じて変換器１２への入力データを
デジタル／アナログ変換するようにした。したが
つて、これらの動作を制御する中央処理装置（図
示せず）がサブマスタフエーダＦのレベルを読む
処理の必要がなく、また従来技術で示したアナロ
グ／デジタル変換器３が不要となり、かつソフト
ウエアによる乗算処理を省くことができる。

以上のように本実施例では、従来技術で説明し
たアナログ／デジタル変換器３が不要となり、ま
たソフトウエアによつて前記第１式の演算処理を
行う場合に乗算結果を一時的に記憶する構成も不
要となり、この点で回路構成を簡略化することが
できる。また、前記第１式の乗算処理と最大値算
出処理とをハードウエアによつて行うようにし、
しかも各フエーダＦ１〜Fnからのアナログ量の
フエーダ信号をデジタル／アナログ変換器のデジ
タル電圧入力に接続することにより乗算演算を行
いつつ、アナログ／デジタル変換処理を行うよう
にしている。

したがつて、各フエーダＦ１〜Fnのアナログ
出力を従来技術のようなアナログ／デジタル変換
器を介してマイクロプロセツサなどが読取る処理
と、読取つた結果に対して行われる前記演算処理
とをハードウエアにて行うようにしている。した
がつて上記処理に関するソフトウエアが不要とな
り、本実施例に用いられるソフトウエアの量を低
減することができるとともに演算処理を格段に高
速化することができる。

以上のように本発明は、小規模でデータ処理能
力が低く、フエーダ信号をアナログ値で取扱うシ
ステムにおいて、特に効果が顕著である。

効 果 本発明に従えば、フエーダＦ１〜Fnからのア
ナログ量であるフエーダ信号を、デジタル／アナ
ログ変換器１２の基準電圧として入力し、この入
力レベルに対応して記憶部１３からのデータ列
Mijとフエーダ信号Ｆ１〜Fnとの間に乗算を施す
とともに、デジタル／アナログ変換している。ま
たこの演算結果に関し、ピークホールド回路２３
によつて最大値が算出される。このようにして本
発明では、アナログ量であるフエーダ信号をデジ
タル信号に変換するアナログ／デジタル変換器を
設ける必要がなく、回路構成が簡略化される。ま
た、フエーダ信号Ｆ１〜Fnを前記アナログ／デ
ジタル変換器を介して読取る制御と、読取り結果
と記憶部１３のデータ列Mijとの間に施される演
算処理とをハードウエアにて行うようにしてい
る。これにより、演算処理が格段に高速化され
る。また、上記読取処理および演算処理を行うた
めのソフトウエアが不必要となり、本発明に用い
られるソフトウエアの量を低減することができ
る。

【図面の簡単な説明】

第１図は本発明の基本的構成を示すブロツク
図、第２図は本発明の一実施例の調光装置１１の
構成例を示すブロツク図、第３図は第２図示の変
換器１２の回路図、第４図は調光装置１１の動作
を示すタイミングチヤート、第５図は従来技術の
調光装置１のブロツク図、第６図は調光装置１の
動作を示すフローチヤートである。 １１……調光装置、１２……デジタル／アナロ
グ変換器、１３……記憶部、１４……最大値検出
保持部、１６……サンプルホールド回路、２３…
…ピークホールド回路、２４……ダイオード、２
５……電圧論理和回路、Ｆ１〜Fn……サブマス
タフエーダ、Pi……ピークデータ。

Claims (1)

1. 【特許請求の範囲】 １ アナログのフエーダ信号をそれぞれ発生する
   複数のフエーダＦ１〜Fnと、 各フエーダＦ１〜Fnからのフエーダ信号を切
   換えてそれぞれ出力するマルチプレクサ１５と、 各フエーダＦ１〜Fnに対向する複数のデータ
   列Mij（ｉ＝１〜ｍ、ｊ＝１〜ｎ）を記憶する記
   憶部１３と、 マルチプレクサ１５からのフエーダＦ１〜Fn
   毎のフエーダ信号と、記憶部１３からのデータ列
   Ｍ１ｊ〜Mmj（ｊ＝１〜ｎ）とを乗算してデジタ
   ル／アナログ変換するデジタル／アナログ変換器
   １２と、 デジタル／アナログ変換器１２からの出力信号
   の最大レベルを保持して出力するピークホールド
   回路２３と、 ピークホールド回路２３からの最大レベル信号
   が入力され、これを保持して出力するサンプルホ
   ールド回路１６とを含むことを特徴とする調光制
   御装置。