JPS59100614A - フリツプフロツプ回路 - Google Patents
フリツプフロツプ回路Info
- Publication number
- JPS59100614A JPS59100614A JP57209632A JP20963282A JPS59100614A JP S59100614 A JPS59100614 A JP S59100614A JP 57209632 A JP57209632 A JP 57209632A JP 20963282 A JP20963282 A JP 20963282A JP S59100614 A JPS59100614 A JP S59100614A
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- JP
- Japan
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- transistor
- circuit
- inverter
- mos transistors
- flip
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- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はセット、リセット機能等を有するフリップフロ
ップ回路に関する。
ップ回路に関する。
第１図、第２図に示されるマスタースレーブ型フリッゾ
フロッゾは、セット（プリセット）、リセット（クリア
）信号をＮＡＮＤ、 ＮＯＲｆｆ −）を介して制御す
る回路である。図中１，２はデータラインに設けられた
クロックドインバータ、３．４はＮＡＮＤ ｆｆ−ト、
５，６はクロックドインバータ、７，８はＮ０Ｒｆｆ−
）、９〜１２はＮＡＮＤゲート３１４、ＮＯＲダート２
，８をスタティック動作させるためのクロックドインバ
ータ、１３はインバータである。第３図はクロックドイ
ンバータの記号とその詳細回路、第４図は第２図のフリ
ップフロップ回路の動作を示すタイミングチャート、第
５図（、）はインバータ、第５図（ｂ）は２人力ＮＡＮ
Ｄｆ ）、第５図（Ｃ）は２人力ＮＯＲｒ−トの詳細
回路図である。下記の第１表は第１図の動作を示す真理
値表、第２表は第２図の動作を示す真理値表である。
フロッゾは、セット（プリセット）、リセット（クリア
）信号をＮＡＮＤ、 ＮＯＲｆｆ −）を介して制御す
る回路である。図中１，２はデータラインに設けられた
クロックドインバータ、３．４はＮＡＮＤ ｆｆ−ト、
５，６はクロックドインバータ、７，８はＮ０Ｒｆｆ−
）、９〜１２はＮＡＮＤゲート３１４、ＮＯＲダート２
，８をスタティック動作させるためのクロックドインバ
ータ、１３はインバータである。第３図はクロックドイ
ンバータの記号とその詳細回路、第４図は第２図のフリ
ップフロップ回路の動作を示すタイミングチャート、第
５図（、）はインバータ、第５図（ｂ）は２人力ＮＡＮ
Ｄｆ ）、第５図（Ｃ）は２人力ＮＯＲｒ−トの詳細
回路図である。下記の第１表は第１図の動作を示す真理
値表、第２表は第２図の動作を示す真理値表である。
第１表
第２表
但し第１表、第２表においてＨは高（１＃）レベル、Ｌ
は低（０”）レベル、※印は′Ｈ１，″′Ｌ”に係わら
ないという意味である。
は低（０”）レベル、※印は′Ｈ１，″′Ｌ”に係わら
ないという意味である。
上記の如きセット或いはリセット機能を有するフリップ
フロッグにおいて、高速化が要求される場合、各ダート
の遅延時間をそれぞれ短かくしなければならない。この
時第１図、第２図に示される回路では、セット或いはリ
セット信号を入力するＮＡＮＩＩ”−）或いはＮＯＲダ
ートにおいて、Ｐ或いはＮチャネル型ＭＯ８）ランジス
タが第５図（ｂ） 、 （ｅ）に示される如く、ソース
・ドレイン間に２個直列に挿入されるため、同一の遅延
時間を要するインバータ（第５図（！Ｌ）に示す如くソ
ース・ドレイン間にトランジスタ１個）に比べ、トラン
ジスタのチャネル幅は大きくしなければならない。また
これによＪ ＮＡＮＤ ？ −）或いはＮＯＲゲートの
前段のｆ−）の出力点で、上記チャネル幅の増大による
ダート容量が増加することになシ、その増加分による遅
延をなくすためにはそのダートのチャネル幅を大きくし
なければならず、これはまたそのｒ−）の前段にも影響
を及ぼす。このように従来のセット、リセット機能等を
有するフリツプフロツプは、高速化に対し、各トランジ
スタのディメンジョンが大きくなシ、問題となるもので
あった。
フロッグにおいて、高速化が要求される場合、各ダート
の遅延時間をそれぞれ短かくしなければならない。この
時第１図、第２図に示される回路では、セット或いはリ
セット信号を入力するＮＡＮＩＩ”−）或いはＮＯＲダ
ートにおいて、Ｐ或いはＮチャネル型ＭＯ８）ランジス
タが第５図（ｂ） 、 （ｅ）に示される如く、ソース
・ドレイン間に２個直列に挿入されるため、同一の遅延
時間を要するインバータ（第５図（！Ｌ）に示す如くソ
ース・ドレイン間にトランジスタ１個）に比べ、トラン
ジスタのチャネル幅は大きくしなければならない。また
これによＪ ＮＡＮＤ ？ −）或いはＮＯＲゲートの
前段のｆ−）の出力点で、上記チャネル幅の増大による
ダート容量が増加することになシ、その増加分による遅
延をなくすためにはそのダートのチャネル幅を大きくし
なければならず、これはまたそのｒ−）の前段にも影響
を及ぼす。このように従来のセット、リセット機能等を
有するフリツプフロツプは、高速化に対し、各トランジ
スタのディメンジョンが大きくなシ、問題となるもので
あった。
本発明は上記実情に鑑みてなされたもので、セット、リ
セット機能等を有するフリッｆ７０ツブにおいて、高速
化に対し、ノ！ターン占有面積を小さくする、換言すれ
ば各ＭＯ８）ランジスタのチャネル幅を極力小さくでき
る７リツグフロツプ回路を提供しようとするものである
。
セット機能等を有するフリッｆ７０ツブにおいて、高速
化に対し、ノ！ターン占有面積を小さくする、換言すれ
ば各ＭＯ８）ランジスタのチャネル幅を極力小さくでき
る７リツグフロツプ回路を提供しようとするものである
。
本発明はセット、リセット等のコントロール信号を、保
持（帰還）回路のダートに直接入力することによシ、セ
ット或いはリセットが働いていない時の回路動作に対す
る影響をなくするようにしたものである。
持（帰還）回路のダートに直接入力することによシ、セ
ット或いはリセットが働いていない時の回路動作に対す
る影響をなくするようにしたものである。
以下図面を参照して本発明の詳細な説明する。第６図は
同実施例を示すが、これは第１図のものと対応させた場
合の例であるから、対応個所には同一符号を付して説明
を省略し、特徴とする点の説明を行なう。図中２１はク
ロック５− ドインパータ２諸出力データラインに介挿されたインバ
ータである。電源ＶＤＤと出力端０１との間には、Ｐチ
ャネル型のＭＯＳ ）ランジスタ２２〜２４を直列接続
し、出力端０１と電源ＶＩＩｇとの間にはＮチャネル型
のＭＯＳ ）ランゾスタ２５．２６を直列接続し、出力
端０１ と電源Ｖｌｌｌｌとの間にはＮチャネル型トラ
ンジスタ２７を設ける。トランジスタ２２．２７のｒ−
トにはセット信号を供給し、トランジスタ２４゜２５の
ダートはデータＱ２インに接続し、トランジスタ２３．
２６のダートにはそれぞれクロック信号φ、７を供給す
る。
同実施例を示すが、これは第１図のものと対応させた場
合の例であるから、対応個所には同一符号を付して説明
を省略し、特徴とする点の説明を行なう。図中２１はク
ロック５− ドインパータ２諸出力データラインに介挿されたインバ
ータである。電源ＶＤＤと出力端０１との間には、Ｐチ
ャネル型のＭＯＳ ）ランジスタ２２〜２４を直列接続
し、出力端０１と電源ＶＩＩｇとの間にはＮチャネル型
のＭＯＳ ）ランゾスタ２５．２６を直列接続し、出力
端０１ と電源Ｖｌｌｌｌとの間にはＮチャネル型トラ
ンジスタ２７を設ける。トランジスタ２２．２７のｒ−
トにはセット信号を供給し、トランジスタ２４゜２５の
ダートはデータＱ２インに接続し、トランジスタ２３．
２６のダートにはそれぞれクロック信号φ、７を供給す
る。
第６図の回路は、セット端子が１＃の時トランジスタ２
７がオンで、出力頁は強制的に１０″、出力Ｑは強制的
に１＃となシ、第１図と同じ動作である。一方、セット
端子が′Ｏ”の時トランジスタ２２がオン、トランジス
タ２７がオフで、ブロック２８は第１図のクロックドイ
ンバータ１０と等価になシ、第１図の場合と同じ動作と
なるものである。
７がオンで、出力頁は強制的に１０″、出力Ｑは強制的
に１＃となシ、第１図と同じ動作である。一方、セット
端子が′Ｏ”の時トランジスタ２２がオン、トランジス
タ２７がオフで、ブロック２８は第１図のクロックドイ
ンバータ１０と等価になシ、第１図の場合と同じ動作と
なるものである。
６−
第６図の回路にあっては、出力ｉラインの負荷を考える
と、インバータ２１のダート容量は、第５図（、）の場
合と同様で小である。またブロック２８の帰還ループの
接合容量は、トランジスタ２７のみが大きければよいか
ら、小さくて済む。従って互ラインの負荷容量は小さく
なるから、クロックドインバータ２は高速となるもので
ある。
と、インバータ２１のダート容量は、第５図（、）の場
合と同様で小である。またブロック２８の帰還ループの
接合容量は、トランジスタ２７のみが大きければよいか
ら、小さくて済む。従って互ラインの負荷容量は小さく
なるから、クロックドインバータ２は高速となるもので
ある。
第７図は本発明の他の実施例を示すが、これは第２図の
ものと対応させた場合の例であるから、対応個所には同
一符号を付して説明を省略し、特徴とする点の説明を行
なう。クロック信号φ、￥は、原クロックとリセット信
号を入力とするＮＯＲゲート３１．インバータ３２ 、
３ Ｊ’で形成される。３４はクロックドインバータ５
の出力データラインに介挿されたインバータである。電
源ｖＤＤと出力端０鵞との間にはＰチャネル型トランジ
スタ３５．３６を直列接続し、出力端０２と電源Ｖ８１
との間にはＮチャネル型ト２ンジスタ３７〜３９を直列
接続する。また出力端０２と電源ｖＤＤとの間にはＰチ
ャネル型トランジスタ４０を設ける。トランジスタ３９
゜４０のダートにはリセット信号を、インバータ４ノを
介して供給し、トランジスタ３６．３７のダートはイン
バータ３４の出力データラインに接続し、トランジスタ
３５．３８のダートにはそれぞれクロック信号７．φを
供給する。クロックドインバータ６の出力データライン
にはインバータ４２が介挿される。
ものと対応させた場合の例であるから、対応個所には同
一符号を付して説明を省略し、特徴とする点の説明を行
なう。クロック信号φ、￥は、原クロックとリセット信
号を入力とするＮＯＲゲート３１．インバータ３２ 、
３ Ｊ’で形成される。３４はクロックドインバータ５
の出力データラインに介挿されたインバータである。電
源ｖＤＤと出力端０鵞との間にはＰチャネル型トランジ
スタ３５．３６を直列接続し、出力端０２と電源Ｖ８１
との間にはＮチャネル型ト２ンジスタ３７〜３９を直列
接続する。また出力端０２と電源ｖＤＤとの間にはＰチ
ャネル型トランジスタ４０を設ける。トランジスタ３９
゜４０のダートにはリセット信号を、インバータ４ノを
介して供給し、トランジスタ３６．３７のダートはイン
バータ３４の出力データラインに接続し、トランジスタ
３５．３８のダートにはそれぞれクロック信号７．φを
供給する。クロックドインバータ６の出力データライン
にはインバータ４２が介挿される。
第７図の回路はリセット端子が′″１＃の時、クロ、り
φ＝６１”、７＝″０″となシ、クロックドイン・ぐ−
夕６がオン状態となる。一方、トランジスタ４０がオン
し、出力端０．が′１”となってａ点が＠′Ｏ”となシ
、第２表の真理値表のリセットが成立つまシ第２図の場
合と同じ動作となるものである。またリセット端子が０
”の時、ＮＯＲダート３１はクロック信号のみに影響さ
れ、クロックφ、ｉがきまる。そしてトランジスタ４０
がオフし、トランジスタ３９がオンする。
φ＝６１”、７＝″０″となシ、クロックドイン・ぐ−
夕６がオン状態となる。一方、トランジスタ４０がオン
し、出力端０．が′１”となってａ点が＠′Ｏ”となシ
、第２表の真理値表のリセットが成立つまシ第２図の場
合と同じ動作となるものである。またリセット端子が０
”の時、ＮＯＲダート３１はクロック信号のみに影響さ
れ、クロックφ、ｉがきまる。そしてトランジスタ４０
がオフし、トランジスタ３９がオンする。
従って！ロック４３は第２図のクロックドインバータ１
１と等価になシ、第２図の場合と同じ動作となるもので
ある。
１と等価になシ、第２図の場合と同じ動作となるもので
ある。
第７図の回路にあっては、クロックドインバータ５の出
力ラインを考えると、インバータ３４のｆｆ−）容量は
前記の場合と同様に小である。またクロックドインバー
タ５の出力ラインの接合容量は、トランジスタ４ｏのみ
を大きくすればよいから、小さくて済む。従ってクロッ
クドインバータ５の負荷容量は小となるから、該インバ
ータ５は高速となるものである。
力ラインを考えると、インバータ３４のｆｆ−）容量は
前記の場合と同様に小である。またクロックドインバー
タ５の出力ラインの接合容量は、トランジスタ４ｏのみ
を大きくすればよいから、小さくて済む。従ってクロッ
クドインバータ５の負荷容量は小となるから、該インバ
ータ５は高速となるものである。
第８図は第６図の変形例で、電源ＶＤＤと出力端０１と
の間にＰチャネル型トランジスタ２７１を設け、トラン
ジスタ２６と電源ｖ■との間にＮチャネル型トランジス
タ２２１を介挿し、これらトランジスタのｆ−）をコン
トロール信号入力端に接続して、リセットなる信号を与
え、第６図のトランジスタ２７．２２は省略した場合の
例である。この場合は第６図のＮＡＮＤゲート３に相当
する部分は、ＮＯＲダート３′とされ反転リセット型の
７リツプフロ、プとなる。
の間にＰチャネル型トランジスタ２７１を設け、トラン
ジスタ２６と電源ｖ■との間にＮチャネル型トランジス
タ２２１を介挿し、これらトランジスタのｆ−）をコン
トロール信号入力端に接続して、リセットなる信号を与
え、第６図のトランジスタ２７．２２は省略した場合の
例である。この場合は第６図のＮＡＮＤゲート３に相当
する部分は、ＮＯＲダート３′とされ反転リセット型の
７リツプフロ、プとなる。
９−
第９図は第７図の変形例で、電源Ｖ８８と出力端０！と
の間にＮチャネル型トランジスタ４０１を設け、トラン
ジスタ３５と電源ＶＤＤとの間にＰチャネル型トランジ
スタ３９１を介挿し、これらトランジスタのゲートをコ
ントロール信号入力端に接続し、第７図のトランジスタ
４０゜３９を省略した場合の例である。この場合はセッ
ト型のフリップフロップ型となるものである。
の間にＮチャネル型トランジスタ４０１を設け、トラン
ジスタ３５と電源ＶＤＤとの間にＰチャネル型トランジ
スタ３９１を介挿し、これらトランジスタのゲートをコ
ントロール信号入力端に接続し、第７図のトランジスタ
４０゜３９を省略した場合の例である。この場合はセッ
ト型のフリップフロップ型となるものである。
以上説明した如く本発明によれば、回路動作の高速化に
対し少数のトランジスタのディメンジョンを大きくすれ
ばよいから、小さいノ４ターン占有面積で済むフリップ
フロップ回路が提供できるものである。
対し少数のトランジスタのディメンジョンを大きくすれ
ばよいから、小さいノ４ターン占有面積で済むフリップ
フロップ回路が提供できるものである。
第１図、第２図は従来のフリップフロップ回路図、第３
図はクロックドインバータの記号及び回路図、第４図は
従来回路の動作を示すタイミングチャート、第５図はダ
ート回路の詳細図、第６図は本発明の一実施例の回路図
、第７図な１０− いし第９図は本発明の他の実施例の回路図である。 １．２，５，６，９．１２・・・クロックドインバータ
、Ｊ・＝ＮＡＮＩｌ”−）、Ｊ ３ 、２１ 、３４．
。 ４２・・・インバータ、２２〜２４．−３５．３６゜４
０・・・Ｐチャオル型ＭＯ８）ランジスタ、２５〜２７
．３７〜３９・・・Ｎチャネル型ＭＯ８）ランジスタ、
０１ 、Ｏ鵞・・・出力端。 出願人代理人 弁理士 鈴 江 武 彦１１− ０ １Ｃ） へ − ００ ８３−
図はクロックドインバータの記号及び回路図、第４図は
従来回路の動作を示すタイミングチャート、第５図はダ
ート回路の詳細図、第６図は本発明の一実施例の回路図
、第７図な１０− いし第９図は本発明の他の実施例の回路図である。 １．２，５，６，９．１２・・・クロックドインバータ
、Ｊ・＝ＮＡＮＩｌ”−）、Ｊ ３ 、２１ 、３４．
。 ４２・・・インバータ、２２〜２４．−３５．３６゜４
０・・・Ｐチャオル型ＭＯ８）ランジスタ、２５〜２７
．３７〜３９・・・Ｎチャネル型ＭＯ８）ランジスタ、
０１ 、Ｏ鵞・・・出力端。 出願人代理人 弁理士 鈴 江 武 彦１１− ０ １Ｃ） へ − ００ ８３−
Claims (1)
- クロックドインバータと反転ｆ−）を交互に並べてカス
ケード接続した回路本体と、前記反転ｆ−）をスタティ
ック動作させるだめの保持ループとを具備し、との保持
ループは、第１の電位供給端と出力端との間に第１チヤ
ネル型の第１ないし第３のＭＯＳ ）ランジスタの直列
回路を設け、第２の電位供給端と前記出力端との間に第
２チヤネル型の第４、第５のＭＯＳ ）ランジスタの直
列回路を設け、第２の電位供給端と前記出力端との間に
第２チヤネル型の第６のＭＯ８トランジスタを設け、前
記第３、第４のＭＯＳ ）ランジスタの？−トはデータ
ラインに接続し、前記第２、第５のＭＯＳ ）ランジス
タのｒ−１・には互に反転関係を有するクロック信号を
供給し、前記第１、第６のＭＯＳ ）ランジスタのダー
トには、前記回路本体の出力レベルを設定するコントロ
ール信号を印加することを特徴とするフリップフロップ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57209632A JPS59100614A (ja) | 1982-11-30 | 1982-11-30 | フリツプフロツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57209632A JPS59100614A (ja) | 1982-11-30 | 1982-11-30 | フリツプフロツプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59100614A true JPS59100614A (ja) | 1984-06-09 |
| JPH0352686B2 JPH0352686B2 (ja) | 1991-08-12 |
Family
ID=16576005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57209632A Granted JPS59100614A (ja) | 1982-11-30 | 1982-11-30 | フリツプフロツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59100614A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008167292A (ja) * | 2006-12-28 | 2008-07-17 | Fujitsu Ltd | ラッチ回路及びそれを備えたフリップフロップ回路並びに論理回路 |
| JP2014155163A (ja) * | 2013-02-13 | 2014-08-25 | Toshiba Corp | フリップフロップ回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5579524A (en) * | 1978-12-13 | 1980-06-16 | Fujitsu Ltd | Flip-flop circuit |
-
1982
- 1982-11-30 JP JP57209632A patent/JPS59100614A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5579524A (en) * | 1978-12-13 | 1980-06-16 | Fujitsu Ltd | Flip-flop circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008167292A (ja) * | 2006-12-28 | 2008-07-17 | Fujitsu Ltd | ラッチ回路及びそれを備えたフリップフロップ回路並びに論理回路 |
| JP2014155163A (ja) * | 2013-02-13 | 2014-08-25 | Toshiba Corp | フリップフロップ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0352686B2 (ja) | 1991-08-12 |
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