JPS60254256A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS60254256A JPS60254256A JP59110433A JP11043384A JPS60254256A JP S60254256 A JPS60254256 A JP S60254256A JP 59110433 A JP59110433 A JP 59110433A JP 11043384 A JP11043384 A JP 11043384A JP S60254256 A JPS60254256 A JP S60254256A
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は情報処理装置に関し、特に情報処理装置におけ
る主記憶装置のメモリ内容処理方式に関する。
る主記憶装置のメモリ内容処理方式に関する。
従来技術
演算処理装置から主記憶装置への情報の格納処理方式と
しては、演算処理装置が当該情報の格納の完了を待つこ
となく次の処理ステップに移ることが可能であるために
、一般にはいわゆるストアバッファが用いられている。
しては、演算処理装置が当該情報の格納の完了を待つこ
となく次の処理ステップに移ることが可能であるために
、一般にはいわゆるストアバッファが用いられている。
すなわち、演算処理装置から出力されたストアリクエス
トがストアバッファに一旦格納されてその時点で演算処
理装置は次の処理を開始し、このストアバッファからは
、主記憶装置に対して送出可能状態を確認して後に当該
ストアリクエストが送出されるようになっている。
トがストアバッファに一旦格納されてその時点で演算処
理装置は次の処理を開始し、このストアバッファからは
、主記憶装置に対して送出可能状態を確認して後に当該
ストアリクエストが送出されるようになっている。
ところで、演算処理装置からストアリクエストを送出す
る場合、このストアリクエストのストアデータが格納さ
れるべき主記憶装置の記憶位置の写しがバッファメモリ
に存在するならば、この記憶位置の写しを上記ストアデ
ータにより更新する必要が生じる。そこで、この種の情
報処理装置では、演算処理装置から主記憶装置へのスト
アリクエスト送出タイミングを合わせるための上記スト
アバッファとは別に、当該ストアリクエストによるバッ
ファメモリの更新のタイミングを合わせるだめの他のス
トアバッファを独立に設けている。
る場合、このストアリクエストのストアデータが格納さ
れるべき主記憶装置の記憶位置の写しがバッファメモリ
に存在するならば、この記憶位置の写しを上記ストアデ
ータにより更新する必要が生じる。そこで、この種の情
報処理装置では、演算処理装置から主記憶装置へのスト
アリクエスト送出タイミングを合わせるための上記スト
アバッファとは別に、当該ストアリクエストによるバッ
ファメモリの更新のタイミングを合わせるだめの他のス
トアバッファを独立に設けている。
よって、ストアバッファが２つ必要となってハードウェ
アの増大を招来するという欠点がある。
アの増大を招来するという欠点がある。
本発明は上記欠点を排除すべくなされたものであって、
その目的とするところは、同時に２つの異なるエントリ
を読み出せるストアバッファを設けることによって、従
来の主記憶装置送出用ストアバッファとバッファメモリ
更新用ストアバッファとを１つにまとめてハードウェア
を少なくした情報処理装置を提供することにある。
その目的とするところは、同時に２つの異なるエントリ
を読み出せるストアバッファを設けることによって、従
来の主記憶装置送出用ストアバッファとバッファメモリ
更新用ストアバッファとを１つにまとめてハードウェア
を少なくした情報処理装置を提供することにある。
発明の構成
本発明による情報処理装置は、演算処理装置と、主記憶
装置と、この主記憶装置の記憶内容を一時的に格納する
バッファメモリと、演算処理装置から出力されたストア
リクエストを保持するストアバッファと、このストアバ
ッファから主記憶装置へストアリクエストを送出制御す
る手段と、ストアバッファからバッファメモリへストア
リクエストの情報を格納制御する手段とを含む構成であ
る。
装置と、この主記憶装置の記憶内容を一時的に格納する
バッファメモリと、演算処理装置から出力されたストア
リクエストを保持するストアバッファと、このストアバ
ッファから主記憶装置へストアリクエストを送出制御す
る手段と、ストアバッファからバッファメモリへストア
リクエストの情報を格納制御する手段とを含む構成であ
る。
以下に図面を用いて本発明の詳細な説明する。
第１図は本発明の実施例のブロック図であり、１は演算
処理装置、２は主記憶装置、３はストアデータバッファ
部、４はストアアドレスバッファ部、５はバッファメモ
リのアドレスアレイ、６はバッファメモリのデータアレ
イである。まだ、７はストアデータレジスタ、８はアド
レスレジスタ、９はデータアレイ書込レジスタ、１０〜
１２は選択器、１３ 、１４は比較器、１５は制御部を
示している。
処理装置、２は主記憶装置、３はストアデータバッファ
部、４はストアアドレスバッファ部、５はバッファメモ
リのアドレスアレイ、６はバッファメモリのデータアレ
イである。まだ、７はストアデータレジスタ、８はアド
レスレジスタ、９はデータアレイ書込レジスタ、１０〜
１２は選択器、１３ 、１４は比較器、１５は制御部を
示している。
第２図は第１図のストアデータバッファ部３及びストア
アドレスバッファ部４の具体例を示す図であり、３−１
はストアデータバッファ、３ａは書込みポインタ、３ｂ
及び３Ｃは読出しポインタ、４−１ｉ１ニスドアアドレ
スバツフア、４−２はバッファメモリ掃出表示バッファ
である。
アドレスバッファ部４の具体例を示す図であり、３−１
はストアデータバッファ、３ａは書込みポインタ、３ｂ
及び３Ｃは読出しポインタ、４−１ｉ１ニスドアアドレ
スバツフア、４−２はバッファメモリ掃出表示バッファ
である。
以下に、第１，２図を用いて本発明の実施例の動作を詳
述する。
述する。
まずリード動作について述べれば、演算処理袋３−
置１からリードリクエストが出されるとそのリードアド
レスが選択器１０を介してアドレスレジスタ８に格納さ
れ、その出力によりアドレスアレイ５を索引し、比較器
１４によって該当ブロックがデータアレイ６に存在する
（以下リードＦＤＢと呼ぶ）かが検出される。同時にア
ドレスレジスタ８の出力によってアトアバツファ内に同
一アドレスのストアリクエストが存在する（以下ストア
アドレスマツチと呼ぶ）か否かが比較器１３によって検
出される。
レスが選択器１０を介してアドレスレジスタ８に格納さ
れ、その出力によりアドレスアレイ５を索引し、比較器
１４によって該当ブロックがデータアレイ６に存在する
（以下リードＦＤＢと呼ぶ）かが検出される。同時にア
ドレスレジスタ８の出力によってアトアバツファ内に同
一アドレスのストアリクエストが存在する（以下ストア
アドレスマツチと呼ぶ）か否かが比較器１３によって検
出される。
もしリードＦＤＢが検出されかつストアアドレスマツチ
が検出されないならば、データアレイ６から該当データ
が読み出され、演算処理装置１に送出される。リードＦ
ＤＢが検出されず、ストアアドレスマツチも検出されな
いと、アドレスレジスタ８から選択器１２を介して主記
憶装置２にリードアドレスが送られ、該当ブロックの読
出しが行なわれ、その読出しデータは演算処理装置１に
送られると共に選択器１１を介してデータアレイ書込レ
ジスタ９に格納されデータアレイ６の更新が行４− なわれる。ストアアドレスマツチが検出されたならば、
ストアアドレスバッファ４−１、ストアデータバッファ
３−１の該当エントリが掃出されるまでリードアドレス
がアドレスレジスタ８にホールドされ、上記掃出しが行
なわれた後に上記ＩＪ−ド動作が行なわれる。
が検出されないならば、データアレイ６から該当データ
が読み出され、演算処理装置１に送出される。リードＦ
ＤＢが検出されず、ストアアドレスマツチも検出されな
いと、アドレスレジスタ８から選択器１２を介して主記
憶装置２にリードアドレスが送られ、該当ブロックの読
出しが行なわれ、その読出しデータは演算処理装置１に
送られると共に選択器１１を介してデータアレイ書込レ
ジスタ９に格納されデータアレイ６の更新が行４− なわれる。ストアアドレスマツチが検出されたならば、
ストアアドレスバッファ４−１、ストアデータバッファ
３−１の該当エントリが掃出されるまでリードアドレス
がアドレスレジスタ８にホールドされ、上記掃出しが行
なわれた後に上記ＩＪ−ド動作が行なわれる。
ストア動作に関しては、演算処理装置１からストアリク
エストが出され、ストアアドレスが選択器１０を介して
アドレスレジスタ８に格納され、一方スドアデータはス
トアデータレジスタ７に格納される。アドレスレジスタ
８の出力でアドレスアレイ５を索引し、比較器１４によ
って該当ブロックがデータアレイ６に存在する（以下ス
トアＦＤＢと呼ぶ）かを検出し、その情報を書き込みポ
インタ３ａで指定されているバッファメモリ掃出表示バ
ッファ４−２のエントリに格納し、同時にアドレスレジ
スタ８からはストアアドレスバッファ４−１のエントリ
にストアアドレスが、ストアデータレジスタ７からはス
トアデータバッファ３−１のエントリにストアデータが
夫々格納され、書込みポインタ３ａがインクリメントさ
れる。
エストが出され、ストアアドレスが選択器１０を介して
アドレスレジスタ８に格納され、一方スドアデータはス
トアデータレジスタ７に格納される。アドレスレジスタ
８の出力でアドレスアレイ５を索引し、比較器１４によ
って該当ブロックがデータアレイ６に存在する（以下ス
トアＦＤＢと呼ぶ）かを検出し、その情報を書き込みポ
インタ３ａで指定されているバッファメモリ掃出表示バ
ッファ４−２のエントリに格納し、同時にアドレスレジ
スタ８からはストアアドレスバッファ４−１のエントリ
にストアアドレスが、ストアデータレジスタ７からはス
トアデータバッファ３−１のエントリにストアデータが
夫々格納され、書込みポインタ３ａがインクリメントさ
れる。
以上の動作で演算処理装置１はストアリクエストが処理
されたものとして次の処理に移る。
されたものとして次の処理に移る。
上記動作とは非同期に次の２つのストアバッファ動作が
行なわれる。第１の動作は主記憶装置２への掃出し動作
であり、主記憶装置２ヘリクエスト送出可能の場合、第
１の読み出しポインタ３ｂで指定されているストアデー
タバッファ３−１のエントリのストアデータは主記憶装
置２へ、ストアアドレスバッファ４−１のエントリのス
トアアドレスは選択器１２を介して主記憶装置２へ夫々
送出され、第１の読み出しポインタ３ｂはインクリメン
トされる。
行なわれる。第１の動作は主記憶装置２への掃出し動作
であり、主記憶装置２ヘリクエスト送出可能の場合、第
１の読み出しポインタ３ｂで指定されているストアデー
タバッファ３−１のエントリのストアデータは主記憶装
置２へ、ストアアドレスバッファ４−１のエントリのス
トアアドレスは選択器１２を介して主記憶装置２へ夫々
送出され、第１の読み出しポインタ３ｂはインクリメン
トされる。
第２の動作はバッファメモリへの掃出し動作であり、第
２の読出しポインタ３ｃが指定しているバッファメモリ
掃出表示バッファ４−２のエントリがストアＦＤＢを示
していなければ、第２の読出しポインタ３Ｃのインクリ
メントだけが行なわれる。上記エントリがストアＦＤＢ
を示しており、かつバッファメモリの更新が可能な場合
、第２の読出しポインタ３Ｃが示すストアアドレスバッ
ファ４−１のエントリであるストアアドレスが選択器１
０を介してアドレスレジスタ８に格納され、ストアデー
タバッファ３−１のエントリであるストアデータが選択
器１１を介してデータアレイ書込みレジスタ９に格納さ
れ、アドレスレジスタ８の出力で指定されるデータアレ
イ６のエントリにデータアレイ書込レジスタ９の内容が
格納される。
２の読出しポインタ３ｃが指定しているバッファメモリ
掃出表示バッファ４−２のエントリがストアＦＤＢを示
していなければ、第２の読出しポインタ３Ｃのインクリ
メントだけが行なわれる。上記エントリがストアＦＤＢ
を示しており、かつバッファメモリの更新が可能な場合
、第２の読出しポインタ３Ｃが示すストアアドレスバッ
ファ４−１のエントリであるストアアドレスが選択器１
０を介してアドレスレジスタ８に格納され、ストアデー
タバッファ３−１のエントリであるストアデータが選択
器１１を介してデータアレイ書込みレジスタ９に格納さ
れ、アドレスレジスタ８の出力で指定されるデータアレ
イ６のエントリにデータアレイ書込レジスタ９の内容が
格納される。
発明の効果
叙上の如く、本発明によれば、１つのストアバッファに
主記憶装置掃出機能と、バッファメモリ掃出機能とを設
ける構成としたので、情報処理装置のハードウェアを少
くすることが可能となる効果がある。
主記憶装置掃出機能と、バッファメモリ掃出機能とを設
ける構成としたので、情報処理装置のハードウェアを少
くすることが可能となる効果がある。
第１図は本発明の実施例のブロック図、第２図は第１図
のストアバッファの詳細を示すブロック図である。 主要部分の符号の説明 １・・・演算処理装置 ２・・・主記憶装置７− ３・・・ストアデータバッファ部 ４・・・ストアアドレスバッファ部 ５・・・アドレスアレイ ６・・・データアレイ７・・
・ストアデータレジスタ ８・・・アドレスレジスタ ９・・・データアレイ書込みレジスタ 出願人日本電気株式会社 代理人 弁理士 柳 川 信 ８−
のストアバッファの詳細を示すブロック図である。 主要部分の符号の説明 １・・・演算処理装置 ２・・・主記憶装置７− ３・・・ストアデータバッファ部 ４・・・ストアアドレスバッファ部 ５・・・アドレスアレイ ６・・・データアレイ７・・
・ストアデータレジスタ ８・・・アドレスレジスタ ９・・・データアレイ書込みレジスタ 出願人日本電気株式会社 代理人 弁理士 柳 川 信 ８−
Claims (1)
- 演算処理装置と、主記憶装置と、前記主記憶装置の記憶
内容を一時的に格納するバッファメモリとを有する情報
処理装置であって、前記演算処理装置から出力されたス
トアリクエストを保持するストアバッファと、前記スト
アバッファから前記主記憶装置へ前記ストアリクエスト
を送出制御する手段と、前記ストアバッファから前記バ
ッファメモリへ前記ストアリクエストの情報を格納制御
する手段とを含むことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59110433A JPS60254256A (ja) | 1984-05-30 | 1984-05-30 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59110433A JPS60254256A (ja) | 1984-05-30 | 1984-05-30 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60254256A true JPS60254256A (ja) | 1985-12-14 |
| JPH0351010B2 JPH0351010B2 (ja) | 1991-08-05 |
Family
ID=14535610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59110433A Granted JPS60254256A (ja) | 1984-05-30 | 1984-05-30 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60254256A (ja) |
-
1984
- 1984-05-30 JP JP59110433A patent/JPS60254256A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0351010B2 (ja) | 1991-08-05 |
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