JPH0353639A - 通信制御装置 - Google Patents
通信制御装置Info
- Publication number
- JPH0353639A JPH0353639A JP1187504A JP18750489A JPH0353639A JP H0353639 A JPH0353639 A JP H0353639A JP 1187504 A JP1187504 A JP 1187504A JP 18750489 A JP18750489 A JP 18750489A JP H0353639 A JPH0353639 A JP H0353639A
- Authority
- JP
- Japan
- Prior art keywords
- line
- communication control
- buffer
- circuit
- countup
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は．通信制御装置に関し，特に回線をスキャンし
て回線からの割込みを処理していく通信制御装置に関す
る。
て回線からの割込みを処理していく通信制御装置に関す
る。
［従来の技術］
従来，この種の通信制御装置は，回線を１個スキャンし
割込みをチェックするスキャンカウンタを一定時間毎に
カウントアップしていた。
割込みをチェックするスキャンカウンタを一定時間毎に
カウントアップしていた。
［発明が解決しようとする課８］
上述した従来の通信制御装置は，゛トラフィック量に関
係なく一定の時間毎にスキャンカウンタをカウントアッ
プするので，多くの回線が接続されているときに．高ト
ラフィックの回線の処理が待たされることによるアンダ
ラン／オーバランが起こるという欠点がある。
係なく一定の時間毎にスキャンカウンタをカウントアッ
プするので，多くの回線が接続されているときに．高ト
ラフィックの回線の処理が待たされることによるアンダ
ラン／オーバランが起こるという欠点がある。
［課題を解決するための手段］
本発明による通信制御装置は，各々が回線に接続され，
該回線からのデータを受ける受信バッファを有する複数
の回線アダプタと，該複数の回線アダプタに接続され，
該複数の回線アダプタをスキャンカウンタにより１個ず
つスキャンして，前記回線からの割込みを処理する通信
制御部とを有する通信制御装置に於いて，前記複数の回
線アダプタの各々は，前記受信バッファのデータ量が一
定値を越えたことを検出し，検出信号を発生するバッフ
ァ量検出手段を有し，前記通信制御部は，前記検出信号
に応答して．前記スキャンカウンタのカウントアップを
抑止するカウントアップ抑止手段を有することを特徴と
する。
該回線からのデータを受ける受信バッファを有する複数
の回線アダプタと，該複数の回線アダプタに接続され，
該複数の回線アダプタをスキャンカウンタにより１個ず
つスキャンして，前記回線からの割込みを処理する通信
制御部とを有する通信制御装置に於いて，前記複数の回
線アダプタの各々は，前記受信バッファのデータ量が一
定値を越えたことを検出し，検出信号を発生するバッフ
ァ量検出手段を有し，前記通信制御部は，前記検出信号
に応答して．前記スキャンカウンタのカウントアップを
抑止するカウントアップ抑止手段を有することを特徴と
する。
［実施例］
次に，本発明について．図面を参照して説明する。
第１図は本発明の一実施例による通信制御装置の構成を
示すブロック図である。
示すブロック図である。
受信バッファ３は，ＵＲＴＩから読出された受信データ
及び受信割込要因をファーストイン／ファーストアウト
で格納していくバッファ回路である。カウントアップ抑
止回路８は．信号線５７と，受信バッファ３のデータ量
が一定値を越えた時，バッファ量検出回路６の出力信号
線５６により，スキャンカウントアップを抑止する回路
である。
及び受信割込要因をファーストイン／ファーストアウト
で格納していくバッファ回路である。カウントアップ抑
止回路８は．信号線５７と，受信バッファ３のデータ量
が一定値を越えた時，バッファ量検出回路６の出力信号
線５６により，スキャンカウントアップを抑止する回路
である。
スキャンカウンタ７は．回線を１個ずつスキャンする回
路である。割込処理回路９は１信号線５４と自己アドレ
ス比較回路４のアドレス値と一致した回線の割込みを処
理する回路である。
路である。割込処理回路９は１信号線５４と自己アドレ
ス比較回路４のアドレス値と一致した回線の割込みを処
理する回路である。
ＵＲＴ１から信号線５０により割込要求が出力され，受
信割込みであると．データは受信バッファ３に格納され
，シフトされ，受信バッファ３の動作が可能になった時
，信号線５５から割込信号が発生する。
信割込みであると．データは受信バッファ３に格納され
，シフトされ，受信バッファ３の動作が可能になった時
，信号線５５から割込信号が発生する。
この時，信号線５６から検出信号があると，スキャンカ
ウンタ７は，第３図に示す様に動作し，信号線５６から
の検出信号がないと，スキャンヵウンタ７は，第２図に
示す様に動作する。
ウンタ７は，第３図に示す様に動作し，信号線５６から
の検出信号がないと，スキャンヵウンタ７は，第２図に
示す様に動作する。
［発明の効果］
以上説明したように本発明の通信制御装置は，受信バッ
ファのデータ量が一定量を越えない時に．スキャンカウ
ンタをカウントアップすることにより，多重回線で動作
している時データ量の多い回線の待ち時間が短縮される
という効果がある。
ファのデータ量が一定量を越えない時に．スキャンカウ
ンタをカウントアップすることにより，多重回線で動作
している時データ量の多い回線の待ち時間が短縮される
という効果がある。
第１図は本発明の一実施例による通信制御装置の構成を
示すブロック図，第２図はスキャンヵウンタをカウント
アップする動作のタイムチャート，第３図はスキャンカ
ウンタをカウントアップしない動作のタイムチャートで
ある。 １・・・ＵＲＴ，２・・・送信バッファ回路，３・・・
受信バッファ回路，４・・・自己アドレス比較回路，５
．・・割込制御回路，６・・・バッファ量検出回路，７
・・・スキャンカウンタ．８・・・カウントアップ抑止
回路，９・・・割込処ＦＩ．回路，１０・・・レジスタ
回路，１１・・・メモリ，１２・・・プロセッサ．１３
・・・上位インタフェースアダプタ回路，５０・・・割
込要求線，５１・・・送信／受信制御信号線，５２・・
・データ信号線，５３・・・一定のデータバッファ量検
出入力信号線．５４・・・スキャンカウント出力信号線
．５５・・・割込制御信号線．５６・・・一定のデータ
バッファ量指示信号線，５７・・・スキャンカウントア
ップ信号線，５８・・・スキャンカウ ン ト抑止信号線。
示すブロック図，第２図はスキャンヵウンタをカウント
アップする動作のタイムチャート，第３図はスキャンカ
ウンタをカウントアップしない動作のタイムチャートで
ある。 １・・・ＵＲＴ，２・・・送信バッファ回路，３・・・
受信バッファ回路，４・・・自己アドレス比較回路，５
．・・割込制御回路，６・・・バッファ量検出回路，７
・・・スキャンカウンタ．８・・・カウントアップ抑止
回路，９・・・割込処ＦＩ．回路，１０・・・レジスタ
回路，１１・・・メモリ，１２・・・プロセッサ．１３
・・・上位インタフェースアダプタ回路，５０・・・割
込要求線，５１・・・送信／受信制御信号線，５２・・
・データ信号線，５３・・・一定のデータバッファ量検
出入力信号線．５４・・・スキャンカウント出力信号線
．５５・・・割込制御信号線．５６・・・一定のデータ
バッファ量指示信号線，５７・・・スキャンカウントア
ップ信号線，５８・・・スキャンカウ ン ト抑止信号線。
Claims (1)
- 【特許請求の範囲】 １、各々が回線に接続され、該回線からのデータを受け
る受信バッファを有する複数の回線アダプタと、該複数
の回線アダプタに接続され、該複数の回線アダプタをス
キャンカウンタにより１個ずつスキャンして、前記回線
からの割込みを処理する通信制御部とを有する通信制御
装置に於いて、前記複数の回線アダプタの各々は、前記
受信バッファのデータ量が一定値を越えたことを検出し
、検出信号を発生するバッファ量検出手段を有し、前記
通信制御部は、前記検出信号に応答して、前記スキャン
カウンタのカウントアップを抑止するカウントアップ抑
止手段を有する ことを特徴とする通信制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1187504A JPH0353639A (ja) | 1989-07-21 | 1989-07-21 | 通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1187504A JPH0353639A (ja) | 1989-07-21 | 1989-07-21 | 通信制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0353639A true JPH0353639A (ja) | 1991-03-07 |
Family
ID=16207222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1187504A Pending JPH0353639A (ja) | 1989-07-21 | 1989-07-21 | 通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0353639A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4973735A (en) * | 1988-09-02 | 1990-11-27 | Schering Aktiengesellschaft | Substituted trifluoroethyl esters of phenylacetic acid, processes for their preparation and their use as pesticides |
-
1989
- 1989-07-21 JP JP1187504A patent/JPH0353639A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4973735A (en) * | 1988-09-02 | 1990-11-27 | Schering Aktiengesellschaft | Substituted trifluoroethyl esters of phenylacetic acid, processes for their preparation and their use as pesticides |
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