JPH0353654B2 - - Google Patents
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- JPH0353654B2 JPH0353654B2 JP59171086A JP17108684A JPH0353654B2 JP H0353654 B2 JPH0353654 B2 JP H0353654B2 JP 59171086 A JP59171086 A JP 59171086A JP 17108684 A JP17108684 A JP 17108684A JP H0353654 B2 JPH0353654 B2 JP H0353654B2
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/073—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in a memory management context, e.g. virtual memory or cache management
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Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、マイクロプログラムにより制御され
る情報処理装置であつて、該情報処理装置内の各
機能の障害を検出して記憶する多数の障害記憶手
段と、それらの障害記憶手段への障害の登録に応
答して前記情報処理装置に対する障害処理を実行
する障害処理装置とを有する情報処理装置に関す
る。
る情報処理装置であつて、該情報処理装置内の各
機能の障害を検出して記憶する多数の障害記憶手
段と、それらの障害記憶手段への障害の登録に応
答して前記情報処理装置に対する障害処理を実行
する障害処理装置とを有する情報処理装置に関す
る。
情報処理システムの複雑化、高度化に伴ないシ
ステムの障害に対する処理機能も複雑多岐とな
り、その信頼度を向上させ維持することが必要と
なつてきている。そこで、擬似的に障害を発生さ
せてその処理機能が正しく作動するか否かを調べ
る方法がとられている。
ステムの障害に対する処理機能も複雑多岐とな
り、その信頼度を向上させ維持することが必要と
なつてきている。そこで、擬似的に障害を発生さ
せてその処理機能が正しく作動するか否かを調べ
る方法がとられている。
具体的には、擬似障害を実際の回路に与えるか
または擬似障害信号を障害検出回路に直接与える
等の方法によつて障害検出回路を用いて検出し、
しかる後にこの回路を介して障害が発生したこと
を通知する信号を障害処理装置へ与え、関連する
各回路およびマイクロプログラムを起動せしめて
いる。さらに、擬似障害付与の方法に関しては、
情報処理装置内の動作とは全く非同期的に外部よ
り付与する方法及び、擬似障害付与のための特別
の命令を設けて、該命令の実行の中で擬似障害を
付与する等の方法がとられている。
または擬似障害信号を障害検出回路に直接与える
等の方法によつて障害検出回路を用いて検出し、
しかる後にこの回路を介して障害が発生したこと
を通知する信号を障害処理装置へ与え、関連する
各回路およびマイクロプログラムを起動せしめて
いる。さらに、擬似障害付与の方法に関しては、
情報処理装置内の動作とは全く非同期的に外部よ
り付与する方法及び、擬似障害付与のための特別
の命令を設けて、該命令の実行の中で擬似障害を
付与する等の方法がとられている。
しかし、前者の方法では、多くの動作環境下で
の擬似障害付与が可能であるが、全ての動作環境
を網羅的に調べることは現実的には不可能である
こと、正常な作動結果が得られなかつた時に同一
環境下での擬似障害付与を再現させることが極め
て困難であること、また、後者の方法では同一環
境下での擬似障害付与の再現は容易であるが、限
定された環境下での擬似障害付与しか実現できな
いという欠点がある。
の擬似障害付与が可能であるが、全ての動作環境
を網羅的に調べることは現実的には不可能である
こと、正常な作動結果が得られなかつた時に同一
環境下での擬似障害付与を再現させることが極め
て困難であること、また、後者の方法では同一環
境下での擬似障害付与の再現は容易であるが、限
定された環境下での擬似障害付与しか実現できな
いという欠点がある。
本発明の目的は、上記の欠点を除去し、情報処
理装置の全ての動作環境を網羅的に選択し、かつ
再現性が充分に得られる擬似障害を発生させるこ
とができる情報処理装置を提供することにある。
理装置の全ての動作環境を網羅的に選択し、かつ
再現性が充分に得られる擬似障害を発生させるこ
とができる情報処理装置を提供することにある。
本発明は、マイクロプログラムを構成する全て
のマイクロ命令に対して擬似障害情報を付加し、
擬似障害設定命令により任意のアドレスの擬似障
害情報に対しても障害の登録および解除を可能と
したもので、マイクロプログラムを記憶する制御
記憶手段の各ワードに対応して１つ以上の障害記
憶手段への擬似的な障害を登録するか否かの擬似
障害情報を書込むことが可能な擬似障害情報記憶
手段と、制御記憶から読出されたマイクロ命令に
従つて擬似障害情報記憶手段へ擬似障害情報を書
込む手段と、マイクロプログラムの実行に際して
制御記憶手段からのマイクロ命令の読出しと同時
に擬似障害情報記憶手段の該当アドレスから擬似
障害情報を読出す手段と、読出した擬似障害情報
が擬似障害登録を表示しているときには指定され
た障害記憶手段を介して障害処理装置を起動する
手段とを有することを特徴とする。
のマイクロ命令に対して擬似障害情報を付加し、
擬似障害設定命令により任意のアドレスの擬似障
害情報に対しても障害の登録および解除を可能と
したもので、マイクロプログラムを記憶する制御
記憶手段の各ワードに対応して１つ以上の障害記
憶手段への擬似的な障害を登録するか否かの擬似
障害情報を書込むことが可能な擬似障害情報記憶
手段と、制御記憶から読出されたマイクロ命令に
従つて擬似障害情報記憶手段へ擬似障害情報を書
込む手段と、マイクロプログラムの実行に際して
制御記憶手段からのマイクロ命令の読出しと同時
に擬似障害情報記憶手段の該当アドレスから擬似
障害情報を読出す手段と、読出した擬似障害情報
が擬似障害登録を表示しているときには指定され
た障害記憶手段を介して障害処理装置を起動する
手段とを有することを特徴とする。
本発明の実施例を図面を参照しながら説明す
る。
る。
第１図は本発明の情報処理装置の一実施例を示
すブロツク図である。
すブロツク図である。
本実施例の情報処理装置は、情報処理の演算を
行なう演算処理部２と、マイクロプログラムを実
行して演算処理部２を制御する制御記憶処理部１
と、これらの処理部１，２において障害が検出さ
れると起動されて装置の障害処理機能を遂行する
障害処理部３とから構成されている。
行なう演算処理部２と、マイクロプログラムを実
行して演算処理部２を制御する制御記憶処理部１
と、これらの処理部１，２において障害が検出さ
れると起動されて装置の障害処理機能を遂行する
障害処理部３とから構成されている。
制御記憶処理部１は、マイクロプログラムを格
納する制御記憶１０、この制御記憶１０から読出
したマイクロ命令を解読し各実行部に対して実行
指示を送出するマイクロ命令解読部１１、制御記
憶１０の読出しアドレスを保持するアドレスレジ
スタ１２、次に読出すべき制御記憶１０の読出し
アドレスを生成するアドレス生成回路１３、そし
て本発明の特徴である、擬似障害情報を記憶する
擬似障害情報記憶１５、擬似障害情報記憶１５に
格納すべき擬似障害情報を生成する擬似障害情報
生成回路１４、擬似障害情報記憶１５の書込みア
ドレスを保持するアドレスレジスタ１６、アドレ
スレジスタ１２とアドレスレジスタ１６との出力
を切替えて擬似障害情報記憶１５のアドレスを生
成する切替回路１７とからなる。さらに、制御記
憶処理部１はそれぞれアドレスレジスタ１２、制
御記憶１０、切替回路１７の出力に対して障害検
出を行なう障害検出回路１８，１９，２０、これ
らの障害検出回路１８，１９，２０が検出した障
害をそれぞれ記憶する障害記憶回路２１，２２，
２３、擬似障害情報記憶１５から読出された擬似
障害情報を記憶する障害記憶回路２４、障害記憶
回路２１，２２，２３，２４の何れか１つ以上に
障害が登録されると障害処理部８に障害発生を通
知し、障害処理を起動させる論理ゲート２５を有
している。
納する制御記憶１０、この制御記憶１０から読出
したマイクロ命令を解読し各実行部に対して実行
指示を送出するマイクロ命令解読部１１、制御記
憶１０の読出しアドレスを保持するアドレスレジ
スタ１２、次に読出すべき制御記憶１０の読出し
アドレスを生成するアドレス生成回路１３、そし
て本発明の特徴である、擬似障害情報を記憶する
擬似障害情報記憶１５、擬似障害情報記憶１５に
格納すべき擬似障害情報を生成する擬似障害情報
生成回路１４、擬似障害情報記憶１５の書込みア
ドレスを保持するアドレスレジスタ１６、アドレ
スレジスタ１２とアドレスレジスタ１６との出力
を切替えて擬似障害情報記憶１５のアドレスを生
成する切替回路１７とからなる。さらに、制御記
憶処理部１はそれぞれアドレスレジスタ１２、制
御記憶１０、切替回路１７の出力に対して障害検
出を行なう障害検出回路１８，１９，２０、これ
らの障害検出回路１８，１９，２０が検出した障
害をそれぞれ記憶する障害記憶回路２１，２２，
２３、擬似障害情報記憶１５から読出された擬似
障害情報を記憶する障害記憶回路２４、障害記憶
回路２１，２２，２３，２４の何れか１つ以上に
障害が登録されると障害処理部８に障害発生を通
知し、障害処理を起動させる論理ゲート２５を有
している。
次に、本実施例の情報処理装置の動作を説明す
る。
る。
(1) 先ず、制御記憶１０に格納されているマイク
ロプログラムの実行制御につき簡単に説明す
る。
ロプログラムの実行制御につき簡単に説明す
る。
アドレスレジスタ１２に設定されたマイクロ
プログラムアドレスは、アドレスバス１０３を
介して制御記憶１０に与えられると共に、信号
線１０９により指定された切替回路１７により
選択されてアドレスバス１０７を介して擬似障
害情報記憶１５に与えられ、それぞれの該当す
るワードの内容を読出す。同時に、アドレスバ
ス１０３および１０７の内容はそれぞれ障害検
出回路１８および２０によりチエツクされ、障
害が検出されると信号線１１１および１１３を
介して障害記憶回路２１および２３に障害を登
録する。
プログラムアドレスは、アドレスバス１０３を
介して制御記憶１０に与えられると共に、信号
線１０９により指定された切替回路１７により
選択されてアドレスバス１０７を介して擬似障
害情報記憶１５に与えられ、それぞれの該当す
るワードの内容を読出す。同時に、アドレスバ
ス１０３および１０７の内容はそれぞれ障害検
出回路１８および２０によりチエツクされ、障
害が検出されると信号線１１１および１１３を
介して障害記憶回路２１および２３に障害を登
録する。
アドレスバス１０３により指定された制御記
憶１０内のマイクロ命令は、データバス１００
を介してマイクロ命令解読部１１に読出される
と共に、障害検出回路１９によりチエツクさ
れ、障害が検出されると信号線１１２を介して
障害記憶回路２２に登録される。また、アドレ
スバス１０７により指定された擬似障害情報記
憶１５の内容は信号線１１４を介して障害記憶
回路２４に読出される。従つて、擬似障害情報
記憶１５の当該内容が“１”のときには障害記
憶回路２４には障害（擬似障害である）が記憶
される。
憶１０内のマイクロ命令は、データバス１００
を介してマイクロ命令解読部１１に読出される
と共に、障害検出回路１９によりチエツクさ
れ、障害が検出されると信号線１１２を介して
障害記憶回路２２に登録される。また、アドレ
スバス１０７により指定された擬似障害情報記
憶１５の内容は信号線１１４を介して障害記憶
回路２４に読出される。従つて、擬似障害情報
記憶１５の当該内容が“１”のときには障害記
憶回路２４には障害（擬似障害である）が記憶
される。
マイクロ命令解読部１１にマイクロ命令が与
えられると、マイクロ命令解読部１１は該マイ
クロ命令を解読し、演算処理部２を制御するマ
イクロ命令であるとデータバス１０１を介して
演算処理部２に実行指示を行なう。該マイクロ
命令が擬似障害設定命令であるとアドレス情報
をデータバス１０２を介してアドレスレジスタ
１６へ、また、擬似障害情報（“０”又は
“１”）を信号線１１０を介して擬似障害情報生
成回路１４へそれぞれ送出すると共に信号線１
０８により設定指示を行ない、アドレスレジス
タ１６および擬似障害情報生成回路１４にそれ
ぞれ該当するアドレス情報および擬似障害情報
を設定し、保持させる。次いで、マイクロ命令
解読部１１は、信号線１０９により、切替回路
１７に対してアドレスレジスタ１６の選択指示
を行なうと共に、擬似障害情報記憶１５に対し
て、アドレスバス１０７で指定されたワードへ
の擬似障害情報生成回路１４の内容の書込みを
指示する。
えられると、マイクロ命令解読部１１は該マイ
クロ命令を解読し、演算処理部２を制御するマ
イクロ命令であるとデータバス１０１を介して
演算処理部２に実行指示を行なう。該マイクロ
命令が擬似障害設定命令であるとアドレス情報
をデータバス１０２を介してアドレスレジスタ
１６へ、また、擬似障害情報（“０”又は
“１”）を信号線１１０を介して擬似障害情報生
成回路１４へそれぞれ送出すると共に信号線１
０８により設定指示を行ない、アドレスレジス
タ１６および擬似障害情報生成回路１４にそれ
ぞれ該当するアドレス情報および擬似障害情報
を設定し、保持させる。次いで、マイクロ命令
解読部１１は、信号線１０９により、切替回路
１７に対してアドレスレジスタ１６の選択指示
を行なうと共に、擬似障害情報記憶１５に対し
て、アドレスバス１０７で指定されたワードへ
の擬似障害情報生成回路１４の内容の書込みを
指示する。
(2) 次に、アドレス生成回路１３における次のマ
イクロ命令アドレスの生成について説明する。
分岐命令を伴わないマイクロ命令では、アドレ
スバス１０３からのアドレス情報を“１”だけ
加算し、無条件分岐命令ではデータバス１０１
からの分岐アドレス情報（これはマイクロ命令
の定数部又はアドレス部である）をそのまま次
のアドレスとし、条件分岐命令では演算結果を
データバス１０４を介して演算処理部２より受
信し、データバス１０１内の判定条件との照合
を行ない、分岐条件成立時は上記無条件分岐と
同様にデータバス１０１上のアドレス情報を次
のアドレスとし、又分岐条件不成立のときは、
上記分岐命令を伴わない命令と同様にアドレス
情報１０３からのアドレス情報を“１”だけ加
算する。このようにして生成した次のマイクロ
命令アドレスはアドレスバス１０５を介してア
ドレスレジスタ１２に設定され、次のマイクロ
命令の読出しに使用される。
イクロ命令アドレスの生成について説明する。
分岐命令を伴わないマイクロ命令では、アドレ
スバス１０３からのアドレス情報を“１”だけ
加算し、無条件分岐命令ではデータバス１０１
からの分岐アドレス情報（これはマイクロ命令
の定数部又はアドレス部である）をそのまま次
のアドレスとし、条件分岐命令では演算結果を
データバス１０４を介して演算処理部２より受
信し、データバス１０１内の判定条件との照合
を行ない、分岐条件成立時は上記無条件分岐と
同様にデータバス１０１上のアドレス情報を次
のアドレスとし、又分岐条件不成立のときは、
上記分岐命令を伴わない命令と同様にアドレス
情報１０３からのアドレス情報を“１”だけ加
算する。このようにして生成した次のマイクロ
命令アドレスはアドレスバス１０５を介してア
ドレスレジスタ１２に設定され、次のマイクロ
命令の読出しに使用される。
(3) 最後に、障害記憶回路２１，２２，２３およ
び２４の何れか１つ以上に障害が登録される
と、それぞれ信号線１１５，１１６，１１７お
よび１１８を介して論理ゲート２５で論理和が
取られ、信号線１１９を介して障害処理部３に
障害発生を通知し、障害処理の起動を行なう。
類似の回路が演算処理部２内部にも存在し、同
様にして論理和が取られた結果が信号線１２０
を介して障害処理部３に通知される。障害処理
部３による障害処理は公知であり、また本実施
例の説明の主題ではないので説明を省略する。
び２４の何れか１つ以上に障害が登録される
と、それぞれ信号線１１５，１１６，１１７お
よび１１８を介して論理ゲート２５で論理和が
取られ、信号線１１９を介して障害処理部３に
障害発生を通知し、障害処理の起動を行なう。
類似の回路が演算処理部２内部にも存在し、同
様にして論理和が取られた結果が信号線１２０
を介して障害処理部３に通知される。障害処理
部３による障害処理は公知であり、また本実施
例の説明の主題ではないので説明を省略する。
以上のように、本実施例では、制御記憶１０
内の全てのマイクロ命令に対して擬似障害情報
を付加し、擬似障害設定命令により任意のアド
レスの擬似障害情報に対しても障害の登録およ
び解除を可能としたものであるので、マイクロ
プログラムの全てのケースに対して任意に障害
を発生させることが可能となる。
内の全てのマイクロ命令に対して擬似障害情報
を付加し、擬似障害設定命令により任意のアド
レスの擬似障害情報に対しても障害の登録およ
び解除を可能としたものであるので、マイクロ
プログラムの全てのケースに対して任意に障害
を発生させることが可能となる。
また、本実施例においてはマイクロプログラ
ムが制御記憶１０にのみ格納されている場合に
ついて説明したが、本発明はこれに限定される
ものではない。即ち、マイクロプログラムの全
て又は１部が主記憶および他の記憶手段により
記憶される場合にも同様にしてそれぞれの記憶
手段の中の全てのマイクロ命令に対して擬似障
害情報を付加することにより、本発明が適用で
きる。
ムが制御記憶１０にのみ格納されている場合に
ついて説明したが、本発明はこれに限定される
ものではない。即ち、マイクロプログラムの全
て又は１部が主記憶および他の記憶手段により
記憶される場合にも同様にしてそれぞれの記憶
手段の中の全てのマイクロ命令に対して擬似障
害情報を付加することにより、本発明が適用で
きる。
本発明は以上説明したようにマイクロプログラ
ムを構成する全てのマイクロ命令に対して擬似障
害情報を付加し、任意に設定及び解除することを
可能としているので、情報処理装置のマイクロプ
ログラムで記述された全ての動作環境を網羅的に
選択し、かつ再現性が充分に得られる擬似障害を
付与することが可能となる。
ムを構成する全てのマイクロ命令に対して擬似障
害情報を付加し、任意に設定及び解除することを
可能としているので、情報処理装置のマイクロプ
ログラムで記述された全ての動作環境を網羅的に
選択し、かつ再現性が充分に得られる擬似障害を
付与することが可能となる。
第１図は本発明の情報処理装置の一実施例を示
すブロツク図である。 １……制御記憶処理部、２……演算処理部、３
……障害処理部、１０……制御記憶、１１……マ
イクロ命令解読部、１２，１６……アドレスレジ
スタ、１３……アドレス生成回路、１４……擬似
障害情報生成回路、１５……擬似障害情報記憶、
１７……切替回路、１８，１９，２０……障害検
出回路、２１，２２，２３，２４……障害記憶回
路。
すブロツク図である。 １……制御記憶処理部、２……演算処理部、３
……障害処理部、１０……制御記憶、１１……マ
イクロ命令解読部、１２，１６……アドレスレジ
スタ、１３……アドレス生成回路、１４……擬似
障害情報生成回路、１５……擬似障害情報記憶、
１７……切替回路、１８，１９，２０……障害検
出回路、２１，２２，２３，２４……障害記憶回
路。
Claims (1)
- 【特許請求の範囲】 １ マイクロプログラムにより制御される情報処
理装置であつて、該情報処理装置内の各機能の障
害を検出して記憶する多数の障害記憶手段と、そ
れらの障害記憶手段への障害の登録に応答して前
記情報処理装置に対する障害処理を実行する障害
処理装置とを有する情報処理装置において、 前記マイクロプログラムを記憶する制御記憶手
段を構成する各ワードに対応して前記の１つ以上
の障害記憶手段への擬似的な障害を登録するか否
かの擬似障害情報を書込み可能な擬似障害情報記
憶手段と、 前記制御記憶手段から読出されたマイクロ命令
に従つて前記擬似障害情報記憶手段へ前記擬似障
害情報を書込む手段と、 前記マイクロプログラムの実行に際して、制御
記憶手段からのマイクロ命令の読出しと同時に擬
似障害情報記憶手段の該当アドレスから擬似障害
情報を読出す手段と、 読出した擬似障害情報が擬似障害登録を表示し
ているときには指定された前記障害記憶手段を介
して前記障害処理装置を起動する手段を有するこ
とを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59171086A JPS6149244A (ja) | 1984-08-17 | 1984-08-17 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59171086A JPS6149244A (ja) | 1984-08-17 | 1984-08-17 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6149244A JPS6149244A (ja) | 1986-03-11 |
| JPH0353654B2 true JPH0353654B2 (ja) | 1991-08-15 |
Family
ID=15916738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59171086A Granted JPS6149244A (ja) | 1984-08-17 | 1984-08-17 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6149244A (ja) |
-
1984
- 1984-08-17 JP JP59171086A patent/JPS6149244A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6149244A (ja) | 1986-03-11 |
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