JPH0353718A - 複数値計数式カウンタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概　要］ 複数の値について個別に計数できる複数値計数式カウン
タ回路に関し， 回路規模（ゲート数）の少ない構成で、複数の値につい
て個別に計数できるようにすることを目的とし， 複数のカウンタ値を保持しうるメモリと、該メモリで保
持されているカウント値に基づいて所要の計数演算を行
なう計数演算回路と，該メモリから該計数演算回路へ入
力すべきカウンタ値を該メモリから読み出すとともに該
計数演算回路で演算されて出力されてきたカウンタ｛直
を該メモリに書き込むメモリ制御回路とをそなえるよう
に構成する。

［産業上の利用分野］ 本発明は、複数の値について個別に計数できる複数値計
数式カウンタ回路に関する。

例えば伝送技術においては、１つの伝送フレーム中から
複数のタイムスロット情報を取り出したい場合がある。

このような場合は、フレーム先頭からのカウント値が複
数必要であるため、複数の値について個別に計数できる
カウンタ回路が必要となる。

［従来の技術］ 第４図は従来例を示すブロック図であるが、この第４図
において、１−１．１−２．１−Ｎはカウンタ回路で、
各カウンタ回路１−ｉ（ｉ＝１〜Ｎ）は、データ保持用
フリップフリップ回路２一ｉおよび演算回路３−ｉをそ
なえて構成されている。

ここで、データ保持用フリップフリップ回路２−１は、
複数（４）のＤフリップフロップ２１ｉ　，　　２　２
　−　ｉ　，　　２　３　−　ｉ　，　　２　４　−　
ｊを有しており、Ｄフリップフロップ２１−ｉのＱ出力
Ｑ。が第１ビットｌ］の出力となり、Ｄフリツプフロツ
プ２２−ｉのＱ出力Ｑ１が第２ビット目の出力となり、
Ｄフリップフロップ２３−１のＱ出力Ｑ２が第３ビット
目の出力となり、Ｄフリップフロップ２４−ｉのＱ出力
Ｑ３が第４ビット目の出力となっている。

また、演算回路３−ｉは、桁上げ演算あるいは桁下げ演
算を行なうもので、排他的論理和ゲート（ＥＸゲート）
３１−ｉ，３２−ｉｔ　３３−ｉやアンドゲート（ＡＮ
Ｄゲート）３４−ｉ，３５−ｉを第４図に示すように組
合わせた論理回路として構成されている。

このような構成により、各カウンタ回路１−ｉはそれぞ
れクロックが入力される毎にアップカウントまたはダウ
ンカウントして，その計数結果を各出力Ｑ０〜Ｑ，に４
ビット出力として出す。そして、アップカウントの場合
は、以下のように出力が変化していく。

ｒｏｏｏＯＪ　−４　ｒｏｏ０１」−＋　ｒｏｏ１０Ｊ
　−｝「００１１」→ｒＱ１００Ｊ→ｒ０　１　０　１
Ｊ→ｒｏ　１　１　０Ｊ→ｒｏ　１　１　１Ｊ→ｒｌｏ
ｏＯＪ→ｒｌｏｏＩＪ→ｒｌ　Ｏ　１　０Ｊ→ｒｌｏ１
１」→ｒｌｌｏＯＪ−）ｒｉｉｏｉＪ　　＋　　ｒｌｌ
ｌＯＪ　　−＋ｒｌ　１　１　１Ｊ そして、もしフレーム先頭から４番目と５番目のタイム
スロット情報を取り込みたければ、例えばカウンタ回路
１−１，１−２の出力が「０１００Ｊ，ｒｏ１０１Ｊと
なったところのデータをそれぞれ取り込めばよい。

［発明が解決しようとする課題］ しかしながら、このような従来のカウンタ回路では、複
数の値をカウント（値の１ずつ加算または減算する）た
めには、第４図に示すように、通常のカウンタ回路１−
ｉを必要個数（Ｎ）だけ並設しなければならないので、
カウンタ回路の数が多くなると、その回路規模が非常に
大きくなる。

特に、ＬＳＩ化をする場合、フリップフロツプは１個あ
たり１０ゲート程度のゲート規模を必要とするので、フ
リノプフロップを多用する従来の回路は、回路規模の点
でＬＳＩ化には向いていないという問題点がある。

本発明は，このような問題点を解決しようとするもので
、回路規模（ゲート数）の少ない構戒で、複数の値につ
いて個別に計数できるようにした，複数値計数式カウン
タ回路を提供することを目的としている。

［課題を解決するための手段］ 第１図は本発明の原理ブロック図である。

この第１図において、２はデータ保持用メモリで、この
メモリ２は、複数のカウンタ値を保持しうるものである
。

３は計数演算回路で、この計数演算回路３は、メモリ２
で保持されているカウント値に基づいて所要の計数演算
を行なうものである。

４はメモリ制御回路で、このメモリ制御回路４は、メモ
リ２から計数演算回路３へ入力すべきカウンタ値をメモ
リ２から読み出すとともに、計数演算回路３で演算され
て出力されてきたカウンタ値をメモリ２に書き込むため
のものである。

［作　用］ 上述の本発明の複数値計数式カウンタ回路では、メモリ
２のあるアドレスに保持されているカウント値が読み出
され、これが計数演算同路３へ入力されて、所要の計数
演算が行なわれる。そして、計数演算回路３で演算され
て出力されてきたカウンタ値は、再度メモリ２に書き込
まれる。

ついで、メモリ２の他のアドレスに保持されているカウ
ント値が読み出され，これが計数演算回路３へ入力・さ
れて、これについても所要の計数演算が行なわれ，この
計数演算回路３で演算されて出力されてきたカウンタ値
が、再度メモリ２に書き込まれる． そして、上記のような処理がメモリ２に保持されている
必要個数分だけ行なわれる。

［実施例］ 以下、図面を参照して本発明の実施例を説明する。

第２図は本発明の一実施例を示すブロック図で、この第
２図において、２はデータ保持用メモリで、このメモリ
２は、複数のカウンタ値を保持しつるメモリエリアを有
するもので、このメモリ２として、例えばＲＡＭが使用
される．ここで、このメモリ２は等価ゲート数が０．１
程度と非名（に少ない回路規模で構戊することができる
ものである。

３は計数演算回路で、この計数演算回路３は、メモリ２
で保持されているカウント値に基づい″・て桁上げ演算
あるいは桁下げ演勢を行なうもので、排他的論理和ゲー
ト（ＥＸゲート）３１，３２，３３，アンドゲート（Ａ
ＮＤゲート）３４．３５反転ゲート（ＮＯＴゲート）３
６を第２図に示すように組合わせた論理回路として構成
されている。

４はメモリ制御回路で、このメモリ制御回路４は、メモ
リ２から計数演算回路３へ入力すへきカウンタ値をメモ
リ２の出力ポートＱ。−ＱＪから読み出すとともに、計
数演算回路３で演算されて山力されてきたカウンタイ直
をメモリ２の入力ポートＤ０〜Ｄ，を通じて書き込むた
めのものである。このために、メモリ制御回路４は，書
込アドレスを設定する書込アドレス設定部４１，読出ア
ドレスを設定する続出アドレス設定部４２，メモリ２へ
の書込を制御する書込制御部４３，メモリ２からの読出
を制御する読出制御部４４をそなえている。

なお，上記のメモリ２やメモリ制御回路４には、第３図
（ａ）に示すような書込・読出タイミングをとるための
クロックが入力されている。そして、この場合のクロッ
ク速度は、例えば６　Ｍｂｉｔ／ｓｅｅ〜２　０　Ｍｂ
ｉｔ／ｓｅｅ程度のもの（この速度はソフト処理に使用
されるクロック速度よりも迭い）が使用される。

上述の構成により、例えばメモリ２に６種類のカウント
値が保持されているとした場合，まずメモリ２のあるア
ドレスに保持されているカウント値ＡＯが読み出され、
これが計数演算回路３へ入力されて、上記の桁上げのた
めの演算等が行なわれる。その後、この計数演算回路３
で演算されて出力されてきたカウンタ値ＢＯは、再度メ
モリ２の同一アドレスに書き込まれる。

ついで、メモリ２の他のアドレスに保持されているカウ
ント値Ａ１が読み出され、これが計数演算回路３へ入力
されて、これについても上記の所要の計数演算が行なわ
れ、この計数演算回路３で演算されて出力されてきたカ
ウンタ値Ｂ１が、再度メモリ２に書き込まれる。

そして、上記のような処理がメモリ２に保持されている
必要個数（６〉分だけ行なわれる。

このときのタイムチャートを示すと、第３図（ａ）〜（
ｃ）のようになる。

このように、等価ゲート数が０．１程度と非常に少ない
回路規模のメモリ２を，複数のデータ保持用フリップフ
ロップ回路（各データ保持回路はフリップフロップを多
用している）の代わりに使用することが行なわれ，しか
も、計数演算回路の共用化をはかっているので，回路規
模（ゲート数）の少ない構成で，複数の値について個別
に計数しうるカウンタ回路を提９ｔすることができる。

なお、上記の実施例では、４ビット出力のカウンタ回路
を例にして説明したが，他のビット出力のカウンタ回路
についても，同様にして本発明を適用できることはいう
までもない。

［発明の効果］ 以上詳述したように、本発明の複数値計数式カウンタ回
路によれば、等価ゲート数が０．１程度と非常に少ない
回路規模のメモリを、フリップフロップを多用している
複数のデータ保持用フリップフロップ回路の代わりに使
用することが行なわれ，しかも，計数演算回路の共用化
をはかっているので，回路規模の少ない構成で、複数の
値について個別に計数しうるカウンタ回路を提供できる
利点がある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示すブロック図、第３図は
本複数値計数式カウンタ回路のタイムチャート、 第４図は従来例を示すブロック図である。 図において， ２はメモリ、 ３は計数演算回路、 ４はメモリ制御回路、 ３１〜３３は排他的論理和ゲート、 ３４，３５はアンドゲート、 ３６は反転ゲート、 ４１は書込アドレス設定部， ４２は続出アドレス設定部、 ４３は書込制御部， ４４は続出制御部である。

Claims (1)

1. 【特許請求の範囲】 複数のカウンタ値を保持しうるメモリ（２）と、該メモ
   リ（２）で保持されているカウント値に基づいて所要の
   計数演算を行なう計数演算回路（３）と、 該メモリ（２）から該計数演算回路（３）へ入力すべき
   カウンタ値を該メモリ（２）から読み出すとともに該計
   数演算回路（３）で演算されて出力されてきたカウンタ
   値を該メモリ（２）に書き込むメモリ制御回路（４）と
   をそなえて構成されたことを特徴とする、複数値計数式
   カウンタ回路。