JPH0353795B2 - - Google Patents
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- Publication number
- JPH0353795B2 JPH0353795B2 JP59247123A JP24712384A JPH0353795B2 JP H0353795 B2 JPH0353795 B2 JP H0353795B2 JP 59247123 A JP59247123 A JP 59247123A JP 24712384 A JP24712384 A JP 24712384A JP H0353795 B2 JPH0353795 B2 JP H0353795B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- ground
- signal
- polyimide
- entire surface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
- H05K1/0218—Reduction of cross-talk, noise or electromagnetic interference by printed shielding conductors, ground planes or power plane
- H05K1/0219—Printed shielding conductors for shielding around or between signal conductors, e.g. coplanar or coaxial printed shielding conductors
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は回路基板、特に、高速コンピユータに
おけるように、高速なスイツチング動作を行なう
集積回路を高密度実装するのに好適な回路基板に
関する。
おけるように、高速なスイツチング動作を行なう
集積回路を高密度実装するのに好適な回路基板に
関する。
（従来の技術）
従来のこの種の回路基板の一例は、内層にそれ
ぞれが一層または複数の第１のグランド層と第１
の電源層とを有するセラミツク基板の一方の面の
全面ないしはほゞ全面にコンタクトピンを、また
他方の面にはこれらコンタクトピンと電気的に接
続されたパツドをそれぞれ備え、パツド層の上に
ポリイミドを介して少なくとも一つの信号層が形
成されている。
ぞれが一層または複数の第１のグランド層と第１
の電源層とを有するセラミツク基板の一方の面の
全面ないしはほゞ全面にコンタクトピンを、また
他方の面にはこれらコンタクトピンと電気的に接
続されたパツドをそれぞれ備え、パツド層の上に
ポリイミドを介して少なくとも一つの信号層が形
成されている。
（発明が解決しようとする問題点）
このような従来構成においては、信号層はグラ
ンド層または電源層との間隔が大きいために、信
号線の特性インピーダンスが高く、信号線間のク
ロストーク雑音が大きいという問題点がある。
ンド層または電源層との間隔が大きいために、信
号線の特性インピーダンスが高く、信号線間のク
ロストーク雑音が大きいという問題点がある。
したがつて、本発明の目的は、信号線間のクロ
ストーク雑音の低下を図つた回路基板を提供する
ことにある。
ストーク雑音の低下を図つた回路基板を提供する
ことにある。
（問題点を解決するための手段）
そのために、第１の本発明の回路基板は、内層
にそれぞれが一つまたは複数の第１のグランド層
と第１の電源層とを有するセラミツク基板の一方
の面の全面ないしはほゞ全面にコンタクトピン
を、また他方の面には該コンタクトピンの電気的
に接続されたパツドをそれぞれ備え、該パツドの
上にポリイミドを介して少なくとも一つの信号層
を、該信号層の最上層の上に前記ポリイミドを介
して第３のグランドまたは電源層をそれぞれ形成
したことを特徴とする。
にそれぞれが一つまたは複数の第１のグランド層
と第１の電源層とを有するセラミツク基板の一方
の面の全面ないしはほゞ全面にコンタクトピン
を、また他方の面には該コンタクトピンの電気的
に接続されたパツドをそれぞれ備え、該パツドの
上にポリイミドを介して少なくとも一つの信号層
を、該信号層の最上層の上に前記ポリイミドを介
して第３のグランドまたは電源層をそれぞれ形成
したことを特徴とする。
また、第２の本発明の回路基板は、内層にそれ
ぞれが一つまたは複数の第１のグランド層と第１
の電源層とを有するセラミツク基板の一方の面の
全面ないしはほゞ全面にコンタクトピンを、また
他方の面には該コンタクトピンと電気的に接続さ
れたパツドをそれぞれ備え、該パツドと同一層に
メツシユ状の第２のグランドまたは電源層を、該
層の上にポリイミドを介して少なくとも一つの信
号層を、該信号層の最上層の上に前記ポリイミド
を介して第３のグランドまたは電源層をそれぞれ
形成したことを特徴とする。
ぞれが一つまたは複数の第１のグランド層と第１
の電源層とを有するセラミツク基板の一方の面の
全面ないしはほゞ全面にコンタクトピンを、また
他方の面には該コンタクトピンと電気的に接続さ
れたパツドをそれぞれ備え、該パツドと同一層に
メツシユ状の第２のグランドまたは電源層を、該
層の上にポリイミドを介して少なくとも一つの信
号層を、該信号層の最上層の上に前記ポリイミド
を介して第３のグランドまたは電源層をそれぞれ
形成したことを特徴とする。
（実施例）
第２の本発明の一実施例の断面図を示す第１図
を参照すると、本実施例は、内層に第１のグラン
ド層Ｇ１と第１の電源層Ｐ１とを有するセラミツ
ク基板CBの下面全面にコンタクトピンCPを、ま
た上面全面にコンタクトピンCPとはスルーホー
ルTHを介して電気的に接続されたパツドPDを
それぞれ備え、パツドPDと同一層にメツシユ状
の第２の電源層Ｐ２を、この第２の電源層Ｐ２の
上にポリイミドPIを絶縁層とする第１の信号層
Ｓ１と第２の信号層Ｓ２を、第２の信号層Ｓ２の
上にポリイミドPIを介して第２のグランド層Ｇ
２がそれぞれ形成されている。ポリイミドPIは
高絶縁性と低比誘電率とを有する良質の絶縁体で
あり、この種の回路基板によく採用される。
を参照すると、本実施例は、内層に第１のグラン
ド層Ｇ１と第１の電源層Ｐ１とを有するセラミツ
ク基板CBの下面全面にコンタクトピンCPを、ま
た上面全面にコンタクトピンCPとはスルーホー
ルTHを介して電気的に接続されたパツドPDを
それぞれ備え、パツドPDと同一層にメツシユ状
の第２の電源層Ｐ２を、この第２の電源層Ｐ２の
上にポリイミドPIを絶縁層とする第１の信号層
Ｓ１と第２の信号層Ｓ２を、第２の信号層Ｓ２の
上にポリイミドPIを介して第２のグランド層Ｇ
２がそれぞれ形成されている。ポリイミドPIは
高絶縁性と低比誘電率とを有する良質の絶縁体で
あり、この種の回路基板によく採用される。
図示を省略するが、集積回路チツプが第２のグ
ランド層Ｇ２の上に実装され、第１の信号層Ｓ
１、第２の信号層Ｓ２、第１の電源層Ｐ１、第２
の電源層Ｐ２、第１のグランド層Ｇ１および第２
のグランド層Ｇ２とスルーホールを介して接続さ
れる。
ランド層Ｇ２の上に実装され、第１の信号層Ｓ
１、第２の信号層Ｓ２、第１の電源層Ｐ１、第２
の電源層Ｐ２、第１のグランド層Ｇ１および第２
のグランド層Ｇ２とスルーホールを介して接続さ
れる。
第１図から明らかなように、セラミツク基板
CBとポリイミドPIの間には第２の電源層Ｐ２が
介在するために、両者は電磁的に遮へいされる。
したがつて、第１の信号層Ｓ１および第２の信号
層Ｓ２における実効比誘電率εreは、ポリイミド
の比誘電率にほゞ等しくなる。第１の信号層Ｓ１
および第２の信号層Ｓ２における信号の伝搬遅延
時間Ｔ（ns／ｍ）は、一般に、次式で表わされる
ために、 Ｔ＝3.335√re 伝搬遅延時間Ｔは、実効誘電率εreの低下につ
れて小さくなることがわかる。
CBとポリイミドPIの間には第２の電源層Ｐ２が
介在するために、両者は電磁的に遮へいされる。
したがつて、第１の信号層Ｓ１および第２の信号
層Ｓ２における実効比誘電率εreは、ポリイミド
の比誘電率にほゞ等しくなる。第１の信号層Ｓ１
および第２の信号層Ｓ２における信号の伝搬遅延
時間Ｔ（ns／ｍ）は、一般に、次式で表わされる
ために、 Ｔ＝3.335√re 伝搬遅延時間Ｔは、実効誘電率εreの低下につ
れて小さくなることがわかる。
また、第１の信号層Ｓ１および第２の信号層Ｓ
２は、その上下が第２のグランド層Ｇ２と第２の
電源層Ｐ２とで覆われるために、第１の信号層Ｓ
１および第２の信号層Ｓ２とグランド層または電
源層との間隔が小さくなり、特性インピーダンス
は低下し、信号線間のクロストーク雑音が低下す
る。
２は、その上下が第２のグランド層Ｇ２と第２の
電源層Ｐ２とで覆われるために、第１の信号層Ｓ
１および第２の信号層Ｓ２とグランド層または電
源層との間隔が小さくなり、特性インピーダンス
は低下し、信号線間のクロストーク雑音が低下す
る。
第１の本発明の一実施例は、第１図において、
第２の電源層Ｐ２を除去した図によつて容易に示
すことができる。
第２の電源層Ｐ２を除去した図によつて容易に示
すことができる。
この場合にも、第２のグランド層Ｇ２の存在の
ために、第１の信号層Ｓ１および第２の信号層Ｓ
２とグランド層との間隔が小さくなり、特性イン
ピーダンスは低下し、信号線間のクロストーク雑
音が低下する。
ために、第１の信号層Ｓ１および第２の信号層Ｓ
２とグランド層との間隔が小さくなり、特性イン
ピーダンスは低下し、信号線間のクロストーク雑
音が低下する。
しかしながら、セラミツク基板CBとポリイミ
ドPIとを電磁的に遮へいするものが無いために、
第１の信号層Ｓ１および第２の信号層Ｓ２におけ
る信号の伝搬遅延時間は、従来とほとんど同程度
のまゝである。
ドPIとを電磁的に遮へいするものが無いために、
第１の信号層Ｓ１および第２の信号層Ｓ２におけ
る信号の伝搬遅延時間は、従来とほとんど同程度
のまゝである。
以上に述べたすべての実施例においては、第１
の電源層Ｐ１および第１のグランド層Ｇ１は、そ
れぞれ一層であるが、これらは複数層であつても
よい。
の電源層Ｐ１および第１のグランド層Ｇ１は、そ
れぞれ一層であるが、これらは複数層であつても
よい。
また、第２の電源層Ｐ２と第２のグランド層Ｇ
２とが入れ替つてもよいし、両方の層とも電源層
あるいはグランド層であつてもよい。
２とが入れ替つてもよいし、両方の層とも電源層
あるいはグランド層であつてもよい。
（発明の効果）
本発明によれば、以上のような構成の採用によ
つて、信号線間のクロストーク雑音を低下させ、
高速スイツチング動作を行なう集積回路を高密度
に実装するのに好適な回路基板を得ることができ
るようになる。
つて、信号線間のクロストーク雑音を低下させ、
高速スイツチング動作を行なう集積回路を高密度
に実装するのに好適な回路基板を得ることができ
るようになる。
第１図は第２の本発明の一実施例を示す。
CB……セラミツク基板、PI……ポリイミド、
CP……コンタクトピン、PD……パツド、Ｐ１…
…第１の電源層、Ｐ２……第２の電源層、Ｇ１…
…第１のグランド層、Ｇ２……第２のグランド
層、Ｓ１……第１の信号層、Ｓ２……第２の信号
層。
CP……コンタクトピン、PD……パツド、Ｐ１…
…第１の電源層、Ｐ２……第２の電源層、Ｇ１…
…第１のグランド層、Ｇ２……第２のグランド
層、Ｓ１……第１の信号層、Ｓ２……第２の信号
層。
Claims (1)
- 【特許請求の範囲】 １ 内層にそれぞれが一つまたは複数の第１のグ
ランド層と第１の電源層とを有するセラミツク基
板の一方の面の全面ないしはほゞ全面にコンタク
トピンを、また他方の面には該コンタクトピンと
電気的に接続されたパツドをそれぞれ備え、該パ
ツドの上にポリイミドを介して少なくとも一つの
信号層を、該信号層の最上層の上に前記ポリイミ
ドを介して第３のグランドまたは電源層をそれぞ
れ形成したことを特徴とする回路基板。 ２ 内層にそれぞれが一つまたは複数の第１のグ
ランド層と第１の電源層とを有するセラミツク基
板の一方の面の全面ないしはほゞ全面にコンタク
トピンを、また他方の面には該コンタクトピンと
電気的に接続されたパツドをそれぞれ備び、該パ
ツドと同一層にメツシユ状の第２のグランドまた
は電源層を、該層の上にポリイミドを介して少な
くとも一つの信号層を、該信号層の最上層の上に
前記ポリイミドを介して第３のグランドまたは電
源層をそれぞれ形成したことを特徴とする回路基
板。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59247123A JPS61125196A (ja) | 1984-11-22 | 1984-11-22 | 回路基板 |
| US06/724,587 US4754371A (en) | 1984-04-27 | 1985-04-18 | Large scale integrated circuit package |
| FR8506423A FR2563656B1 (fr) | 1984-04-27 | 1985-04-26 | Bloc de circuits a integration a grande echelle |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59247123A JPS61125196A (ja) | 1984-11-22 | 1984-11-22 | 回路基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61125196A JPS61125196A (ja) | 1986-06-12 |
| JPH0353795B2 true JPH0353795B2 (ja) | 1991-08-16 |
Family
ID=17158771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59247123A Granted JPS61125196A (ja) | 1984-04-27 | 1984-11-22 | 回路基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61125196A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4880684A (en) * | 1988-03-11 | 1989-11-14 | International Business Machines Corporation | Sealing and stress relief layers and use thereof |
| JP2645233B2 (ja) * | 1995-04-21 | 1997-08-25 | テインチイチイイエ ヨウシェンコンス | 低漏話信号伝送媒体 |
-
1984
- 1984-11-22 JP JP59247123A patent/JPS61125196A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61125196A (ja) | 1986-06-12 |
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