JPH0354058U - - Google Patents

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JPH0354058U
JPH0354058U JP11323789U JP11323789U JPH0354058U JP H0354058 U JPH0354058 U JP H0354058U JP 11323789 U JP11323789 U JP 11323789U JP 11323789 U JP11323789 U JP 11323789U JP H0354058 U JPH0354058 U JP H0354058U
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JP
Japan
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counter
page
dma
manages
memory
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【図面の簡単な説明】
第１図は本考案を用いるＣＰＵシステムの一例
を示すブロツク図、第２図は本考案のＤＭＡ制御
回路の一実施例を示すブロツク図、第３図は仮想
記憶メモリ方式におけるメモリ空間の説明図であ
る。 ７……第１カウンタ（ＤＭＡデータ長用）、８
……第２カウンタ（ページ内アドレス用）、９…
…ＦＩＦＯメモリ、１０……制御部、１１，１２
……バツフア。

Claims (1)

  1. 【実用新案登録請求の範囲】 ＤＭＡデータ長を管理する第１のカウンタと、 ページ内のアドレスを管理する第２のカウンタ
    と、 実メモリに対するページアドレスを管理するＦ
    ＩＦＯメモリと、 第１のカウンタにＤＭＡデータ長を設定し、第
    ２のカウンタにページ内アドレスの初期値を設定
    し、ＦＩＦＯメモリにチエーンの順番に従つて実
    メモリ上のページアドレスを設定し、第２のカウ
    ンタから出力されるページ内のデータ転送終了信
    号を検出してＦＩＦＯメモリに次ページのアドレ
    スを要求する制御手段を有し、 複数ページ間のＤＭＡチエーンを実行すること
    を特徴とするＤＭＡ制御回路。
JP11323789U 1989-09-27 1989-09-27 Pending JPH0354058U (ja)

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JP11323789U JPH0354058U (ja) 1989-09-27 1989-09-27

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JPH0354058U true JPH0354058U (ja) 1991-05-24

Family

ID=31661656

Family Applications (1)

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JP11323789U Pending JPH0354058U (ja) 1989-09-27 1989-09-27

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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6432348A (en) * 1987-07-29 1989-02-02 Toshiba Corp Memory access system

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6432348A (en) * 1987-07-29 1989-02-02 Toshiba Corp Memory access system

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