JPH0565063B2 - - Google Patents
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- Publication number
- JPH0565063B2 JPH0565063B2 JP62144542A JP14454287A JPH0565063B2 JP H0565063 B2 JPH0565063 B2 JP H0565063B2 JP 62144542 A JP62144542 A JP 62144542A JP 14454287 A JP14454287 A JP 14454287A JP H0565063 B2 JPH0565063 B2 JP H0565063B2
- Authority
- JP
- Japan
- Prior art keywords
- source
- drain regions
- gate electrode
- buried gate
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
Landscapes
- Thin Film Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、例えばシリコン薄膜トランジスタな
どで採用されている埋込みゲート型電界効果トラ
ンジスタ（以下FETと記す）の製造方法に関す
る。
どで採用されている埋込みゲート型電界効果トラ
ンジスタ（以下FETと記す）の製造方法に関す
る。
埋込みゲート型FETは高抵抗半導体基板に埋
込まれた抵抗半導体領域をゲートとし、基板上に
絶縁膜を介して形成された半導体薄膜のチヤネル
領域およびソース・ドレイン領域を有するのであ
る。第２図ａ〜ｃはその従来の製造方法を示し、
先ず図ａに示したとおり、まずシリコン基板１上
に酸化膜２を形成し、ゲート部のみ選択的に開口
したレジスト３１をフオトリソグラフイ技術によ
り形成し、酸化膜２を部分的にエツチング除去し
た後、例えばｎ形ゲート電極を形成する場合は、
りんイオン４の注入により不純物拡散を行う。イ
オン注入の代わりに従来のPoCl3を用いたガス拡
散法が用いられることもある。次に第２図ｂのと
おり、再酸化してゲート酸化膜５を形成すると同
時にその際の加熱により埋込みゲート電極部のｎ
型拡散層６を形成する。その後FETのチヤネル
領域およびソース・ドレイン領域となる多結晶シ
リコン層７をCVD法により堆積し、その上にソ
ース・ドレイン領域のみ開口されたレジスト３２
のパターンを形成したのち再びりんイオン４の注
入を行う。このあと、アニールにより第２図ｃに
示すように多結晶シリコンにソース・ドレイン領
域８が形成され、その間にチヤネル領域９が残
る。
込まれた抵抗半導体領域をゲートとし、基板上に
絶縁膜を介して形成された半導体薄膜のチヤネル
領域およびソース・ドレイン領域を有するのであ
る。第２図ａ〜ｃはその従来の製造方法を示し、
先ず図ａに示したとおり、まずシリコン基板１上
に酸化膜２を形成し、ゲート部のみ選択的に開口
したレジスト３１をフオトリソグラフイ技術によ
り形成し、酸化膜２を部分的にエツチング除去し
た後、例えばｎ形ゲート電極を形成する場合は、
りんイオン４の注入により不純物拡散を行う。イ
オン注入の代わりに従来のPoCl3を用いたガス拡
散法が用いられることもある。次に第２図ｂのと
おり、再酸化してゲート酸化膜５を形成すると同
時にその際の加熱により埋込みゲート電極部のｎ
型拡散層６を形成する。その後FETのチヤネル
領域およびソース・ドレイン領域となる多結晶シ
リコン層７をCVD法により堆積し、その上にソ
ース・ドレイン領域のみ開口されたレジスト３２
のパターンを形成したのち再びりんイオン４の注
入を行う。このあと、アニールにより第２図ｃに
示すように多結晶シリコンにソース・ドレイン領
域８が形成され、その間にチヤネル領域９が残
る。
従来の製造方法におけるこのような工程におい
て、埋込みゲート電極６とソース・ドレイン領域
８との位置合わせは、フオトリソグラフイ技術の
マスク合わせ精度に左右される。通常薄膜トラン
ジスタなどの素子製作に用いられるマスクアライ
ナの精度は±１〜1.5μｍのレベルであるから、こ
の合わせ余裕を考慮する必要のある従来方法で
は、トランジスタの微細加工に限界があつた。
て、埋込みゲート電極６とソース・ドレイン領域
８との位置合わせは、フオトリソグラフイ技術の
マスク合わせ精度に左右される。通常薄膜トラン
ジスタなどの素子製作に用いられるマスクアライ
ナの精度は±１〜1.5μｍのレベルであるから、こ
の合わせ余裕を考慮する必要のある従来方法で
は、トランジスタの微細加工に限界があつた。
本発明の目的は、上述の問題に対処してゲート
電極をソース・ドレイン領域との位置合わせ精度
を高め、従来より微細化に適した埋込みゲート型
FETの製造方法を提供することにある。
電極をソース・ドレイン領域との位置合わせ精度
を高め、従来より微細化に適した埋込みゲート型
FETの製造方法を提供することにある。
上記の目的を達成するために、本発明の方法は
半導体基板上に絶縁膜を形成したのちその絶縁膜
の上に高不純物濃度の半導体層からなる二つのソ
ース・ドレイン領域を離して形成し、次いでこの
ソース・ドレイン領域をマスクとして半導体基板
に不純物を導入して埋込みゲート電極を形成し、
さらにソース・ドレイン領域間に低不純物濃度の
半導体層よりなるチヤネル領域を形成するものと
する。
半導体基板上に絶縁膜を形成したのちその絶縁膜
の上に高不純物濃度の半導体層からなる二つのソ
ース・ドレイン領域を離して形成し、次いでこの
ソース・ドレイン領域をマスクとして半導体基板
に不純物を導入して埋込みゲート電極を形成し、
さらにソース・ドレイン領域間に低不純物濃度の
半導体層よりなるチヤネル領域を形成するものと
する。
上述の方法においては、埋込みゲート電極が既
に形成されたソース・ドレイン領域をマスクとし
た不純物導入により自己整合にて形成されるの
で、位置合わせの余裕を考慮する必要がなく、パ
ターンの微細化が可能になる。
に形成されたソース・ドレイン領域をマスクとし
た不純物導入により自己整合にて形成されるの
で、位置合わせの余裕を考慮する必要がなく、パ
ターンの微細化が可能になる。
第１図ａ〜ｅに本発明の一実施例を示し、第２
図と共通の部分には同一の符号が付されている。
まず、半導体基板１を酸化して、ゲート酸化膜５
を形成する（図ａ）。ここで基板１の材料は、単
結晶シリコンでも、薄膜トランジスタでよく用い
られる多結晶シリコンでもよい。次に、埋込みゲ
ート型FETのソース・ドレイン領域となる多結
晶シリコン層７を形成する（図ｂ）。これは、通
常の減圧CVD法にて、ドープされた多結晶Siの
形で堆積する。しかし、ドープされない多結晶Si
を堆積後、PoCl3のガス拡散やイオン注入法で不
純物を導入してもよい。代表的な値としては、ソ
ース・ドレイン領域として20〜40Ω／□のシート
抵抗値があげられる。次に第１図ｃに示すよう
に、ソース・ドレイン領域を選択的にカバーする
レジスト３３をパターニングし、ドライエツチン
グによりカバーされない多結晶Si層７をエツチン
グ除去する。このとき、第１図ｄに示す両ソー
ス・ドレイン領域８が形成され、その間が埋込み
ゲート電極を作る窓となり、またチヤネル領域が
形成される部分である。次に、イオン注入法によ
り、ゲート酸化膜５を貫通してりんイオン４を
150keVで５×1015／cm2程度埋込みゲート領域に
注入する。この時ゲート電極から離れた領域はレ
ジスト３４でカバーしておくが、そのパターンは
位置合わせの精度を必要としない。このように、
ソース・ドレイン領域を形成する多結晶Si層８を
マスクにゲート酸化膜を通して自己整合にて第１
図ｅに示すn+層のゲート電極６を形成するため、
マスク合わせ精度に左右されることなく、微細加
工が達成できる。最後に、チヤネル領域となる低
濃度多結晶Si層９を減圧CVD法にて形成する。
これにより、通常の絶縁ゲート型FETとは逆の
ゲート電極に半導体基板内拡散層を用いた埋込み
ゲート型FETを、ゲートとソース・ドレイン領
域間自己整合技術を用いて作ることができる。
図と共通の部分には同一の符号が付されている。
まず、半導体基板１を酸化して、ゲート酸化膜５
を形成する（図ａ）。ここで基板１の材料は、単
結晶シリコンでも、薄膜トランジスタでよく用い
られる多結晶シリコンでもよい。次に、埋込みゲ
ート型FETのソース・ドレイン領域となる多結
晶シリコン層７を形成する（図ｂ）。これは、通
常の減圧CVD法にて、ドープされた多結晶Siの
形で堆積する。しかし、ドープされない多結晶Si
を堆積後、PoCl3のガス拡散やイオン注入法で不
純物を導入してもよい。代表的な値としては、ソ
ース・ドレイン領域として20〜40Ω／□のシート
抵抗値があげられる。次に第１図ｃに示すよう
に、ソース・ドレイン領域を選択的にカバーする
レジスト３３をパターニングし、ドライエツチン
グによりカバーされない多結晶Si層７をエツチン
グ除去する。このとき、第１図ｄに示す両ソー
ス・ドレイン領域８が形成され、その間が埋込み
ゲート電極を作る窓となり、またチヤネル領域が
形成される部分である。次に、イオン注入法によ
り、ゲート酸化膜５を貫通してりんイオン４を
150keVで５×1015／cm2程度埋込みゲート領域に
注入する。この時ゲート電極から離れた領域はレ
ジスト３４でカバーしておくが、そのパターンは
位置合わせの精度を必要としない。このように、
ソース・ドレイン領域を形成する多結晶Si層８を
マスクにゲート酸化膜を通して自己整合にて第１
図ｅに示すn+層のゲート電極６を形成するため、
マスク合わせ精度に左右されることなく、微細加
工が達成できる。最後に、チヤネル領域となる低
濃度多結晶Si層９を減圧CVD法にて形成する。
これにより、通常の絶縁ゲート型FETとは逆の
ゲート電極に半導体基板内拡散層を用いた埋込み
ゲート型FETを、ゲートとソース・ドレイン領
域間自己整合技術を用いて作ることができる。
なお、埋込みゲート７、ソース・ドレイン領域
８の外部回路との接続あるいは半導体基板１の他
の領域に形成される素子との接続のため端子電極
あるいは配線は、それぞれ埋込みゲートあるいは
ソース・ドレイン領域形成と同時に同様にして形
成することができる。
８の外部回路との接続あるいは半導体基板１の他
の領域に形成される素子との接続のため端子電極
あるいは配線は、それぞれ埋込みゲートあるいは
ソース・ドレイン領域形成と同時に同様にして形
成することができる。
本発明によれば、半導体基板へのゲート電極の
埋込み予め行わないで、ソース・ドレイン領域形
成後、それをマスクとしての不純物導入により自
己整合で形成するもので、マスク合わせの必要が
なく、マスク合わせ精度に左右されないので微細
加工が可能になり、素子の小型化、高密度集積化
に有効である。またゲート重なり容量も減少する
ので、埋込みゲート型FETの高速化を達成でき
る。
埋込み予め行わないで、ソース・ドレイン領域形
成後、それをマスクとしての不純物導入により自
己整合で形成するもので、マスク合わせの必要が
なく、マスク合わせ精度に左右されないので微細
加工が可能になり、素子の小型化、高密度集積化
に有効である。またゲート重なり容量も減少する
ので、埋込みゲート型FETの高速化を達成でき
る。
第１図ａ〜ｅは本発明の一実施例の製造工程を
順次示す断面図、第２図ａ〜ｃは従来の方法の製
造工程を順次示す断面図である。 １：半導体基板、４：りんイオン、５：ゲート
酸化膜、６：ゲート電極、８：ソース・ドレイン
領域。
順次示す断面図、第２図ａ〜ｃは従来の方法の製
造工程を順次示す断面図である。 １：半導体基板、４：りんイオン、５：ゲート
酸化膜、６：ゲート電極、８：ソース・ドレイン
領域。
Claims (1)
- １ 半導体基板上に絶縁膜を形成したのち該絶縁
膜の上に高不純物濃度の半導体層よりなる二つの
ソース・ドレイン領域を離して形成し、次いで該
ソース・ドレイン領域をマスクとして前記半導体
基板に不純物を導入して埋込みゲート電極を形成
し、さらに前記ソース・ドレイン領域間に低不純
物濃度の半導体層よりなるチヤネル領域を形成す
ることを特徴とする埋込みゲート型電界効果トラ
ンジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62144542A JPS63308385A (ja) | 1987-06-10 | 1987-06-10 | 埋込みゲ−ト型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62144542A JPS63308385A (ja) | 1987-06-10 | 1987-06-10 | 埋込みゲ−ト型電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63308385A JPS63308385A (ja) | 1988-12-15 |
| JPH0565063B2 true JPH0565063B2 (ja) | 1993-09-16 |
Family
ID=15364720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62144542A Granted JPS63308385A (ja) | 1987-06-10 | 1987-06-10 | 埋込みゲ−ト型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63308385A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001097290A2 (en) * | 2000-06-16 | 2001-12-20 | Advanced Micro Devices, Inc. | Buried inverted gate field-effect transistor (bigfet) |
| US9780002B1 (en) * | 2016-06-06 | 2017-10-03 | Globalfoundries Inc. | Threshold voltage and well implantation method for semiconductor devices |
-
1987
- 1987-06-10 JP JP62144542A patent/JPS63308385A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63308385A (ja) | 1988-12-15 |
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