JPH0354917A - 位相同期式周波数シンセサイザ - Google Patents
位相同期式周波数シンセサイザInfo
- Publication number
- JPH0354917A JPH0354917A JP1188859A JP18885989A JPH0354917A JP H0354917 A JPH0354917 A JP H0354917A JP 1188859 A JP1188859 A JP 1188859A JP 18885989 A JP18885989 A JP 18885989A JP H0354917 A JPH0354917 A JP H0354917A
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- division ratio
- divider
- variable
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
位相同期式周波数シンセサイザに関し、位相同期式周波
数シンセサイザにおける引込み時間の問題を改善するこ
とを目的とし、基準周波数の信号を第１の分周比Ｍで分
周する第１の可変分周器と、電圧制御発振器の出力信号
の周波数を第２の分周比Ｎで分周する第２の可変分周器
と、周波数シンセサイザの出力の周波数が所望の周波数
となる整数の組Ｍ。Ｉ Ｎ，をそれぞれ該第１の分周比
Ｍ，該第２の分周比Ｎとしてそれぞれ該第１の可変分周
器および該第２の可変分周器へ与える分周比制御手段と
を具備する位相同期式周波数シンセサイザにおいて、該
分周比制御手段は、該所望の周波数への切換に際し、前
記Ｍ０よりも充分に小さい値から始めて１以上の段階を
経て順次値を大きくしてＭ０に至る値を第１の分周比Ｍ
として該第１の可変分周器へ順次与え、同時に各段階に
おける周波数が該所望の周波数に最も近くなる値を第２
の分周比Ｎとして該第２の可変分周器へ順次与えるよう
に構戊する。
数シンセサイザにおける引込み時間の問題を改善するこ
とを目的とし、基準周波数の信号を第１の分周比Ｍで分
周する第１の可変分周器と、電圧制御発振器の出力信号
の周波数を第２の分周比Ｎで分周する第２の可変分周器
と、周波数シンセサイザの出力の周波数が所望の周波数
となる整数の組Ｍ。Ｉ Ｎ，をそれぞれ該第１の分周比
Ｍ，該第２の分周比Ｎとしてそれぞれ該第１の可変分周
器および該第２の可変分周器へ与える分周比制御手段と
を具備する位相同期式周波数シンセサイザにおいて、該
分周比制御手段は、該所望の周波数への切換に際し、前
記Ｍ０よりも充分に小さい値から始めて１以上の段階を
経て順次値を大きくしてＭ０に至る値を第１の分周比Ｍ
として該第１の可変分周器へ順次与え、同時に各段階に
おける周波数が該所望の周波数に最も近くなる値を第２
の分周比Ｎとして該第２の可変分周器へ順次与えるよう
に構戊する。
本発明は位相同期式周波数シンセサイザ（ＰＬＬシンセ
サイザ）に関する。
サイザ）に関する。
位相同期式周波数シンセサイザは、与えられた整数値に
応じて任意にその出力信号の周波数を変更することので
きる発振器であり、送受信周波数が可変の無線機、例え
ば自動車電話、パーソナル無線、コードレス電話等の移
動体通信に用いられる無線機、あるいは電子同調式のラ
ジオ等の電子機器の局部発振器として広く用いられてい
る。
応じて任意にその出力信号の周波数を変更することので
きる発振器であり、送受信周波数が可変の無線機、例え
ば自動車電話、パーソナル無線、コードレス電話等の移
動体通信に用いられる無線機、あるいは電子同調式のラ
ジオ等の電子機器の局部発振器として広く用いられてい
る。
それらの分野において、需要の増大にともなって、使用
周波数帯域は高い周波数帯域へ移行する傾向にあり、ま
た相対的なチャンネル帯域幅は増々狭くなってきている
。
周波数帯域は高い周波数帯域へ移行する傾向にあり、ま
た相対的なチャンネル帯域幅は増々狭くなってきている
。
第５図は周知の位相同期式周波数シンセサイザの基本構
戊を表わす図である。
戊を表わす図である。
この回路において位相ロックして安定化したとき、すな
わち位相比較器３０に入力される２つの信号ｆｒ，ｆｐ
の位相が一致したとき、電圧制御発振器（ＶＣＯ）５０
の出力ｆｏｕｔは固定的な周波数の信号を発生する例え
ば水晶発振器等の基準周波数信号発生器ＩＯの発振周波
数のＮ倍となる。このＮ値を他の制御装置から与えるこ
とにより、周波数を所定の周波数きざみで設定すること
の可能な信号が得られる。
わち位相比較器３０に入力される２つの信号ｆｒ，ｆｐ
の位相が一致したとき、電圧制御発振器（ＶＣＯ）５０
の出力ｆｏｕｔは固定的な周波数の信号を発生する例え
ば水晶発振器等の基準周波数信号発生器ＩＯの発振周波
数のＮ倍となる。このＮ値を他の制御装置から与えるこ
とにより、周波数を所定の周波数きざみで設定すること
の可能な信号が得られる。
ここで前述の様に電子機器の使用周波数帯域が高くなり
、相対的なチャンネル帯域幅が狭くなることに対応する
ためには、このＮ値を従来よりも大きくとる必要がある
。一方、位相比較器３０の感度をＫＯ， ＶＣＯ ５０
の感度をＫｖで表わすと、位相比較器３０、ループフィ
ルタ４０、ＶＣＯ ５０、および可変分周器６０で構或
されるループのループゲインＫｏは Ｋｏ ＝ （Ｋｖ−Ｋｎ）／Ｎ （１）で表
わされるから、このＮ値が大きくなる程、ループゲイン
Ｋ０が小さくなる。
、相対的なチャンネル帯域幅が狭くなることに対応する
ためには、このＮ値を従来よりも大きくとる必要がある
。一方、位相比較器３０の感度をＫＯ， ＶＣＯ ５０
の感度をＫｖで表わすと、位相比較器３０、ループフィ
ルタ４０、ＶＣＯ ５０、および可変分周器６０で構或
されるループのループゲインＫｏは Ｋｏ ＝ （Ｋｖ−Ｋｎ）／Ｎ （１）で表
わされるから、このＮ値が大きくなる程、ループゲイン
Ｋ０が小さくなる。
つまり、使用周波数帯域を高《とり、チャンネル帯域幅
を狭くとるためにＮ値を大きくすると、それだけループ
ゲインが小さくなり、位相ロックに至るまでの時間すな
わち引き込み時間が長くなるということになり、それだ
け機器全体の動作速度が遅くなるということになる。
を狭くとるためにＮ値を大きくすると、それだけループ
ゲインが小さくなり、位相ロックに至るまでの時間すな
わち引き込み時間が長くなるということになり、それだ
け機器全体の動作速度が遅くなるということになる。
この問題は、多数のユーザで共通の複数の周波数帯域を
共用するＭＣＡ （マルチチャンネルアクセス）システ
ムに適用した場合に特に重要である。
共用するＭＣＡ （マルチチャンネルアクセス）システ
ムに適用した場合に特に重要である。
すなわちＭＣＡシステムにおいては、端末局の側からＭ
ＣＡ制御局へ向けて所定の周波数でチャンネル使用要求
を発信し、その後ＭＣＡ制御局からチャンネルの割り当
てを受けたら直ちにその割り当てを受けた周波数に切換
えて通信を開始しなければならない。また、そのために
許される時間についても厳しくなる傾向にあり、この傾
向は高速デジタル通信において特に著しい。したがって
、チャンネルが割り当てられても通信開始が間に合わず
、通信出来ないという事態も予想される。
ＣＡ制御局へ向けて所定の周波数でチャンネル使用要求
を発信し、その後ＭＣＡ制御局からチャンネルの割り当
てを受けたら直ちにその割り当てを受けた周波数に切換
えて通信を開始しなければならない。また、そのために
許される時間についても厳しくなる傾向にあり、この傾
向は高速デジタル通信において特に著しい。したがって
、チャンネルが割り当てられても通信開始が間に合わず
、通信出来ないという事態も予想される。
この問題を解決するものとして、本願出願人は特願平０
１−０６６０１１号において、基準周波数信号発生器１
０と位相比較器３０との間にもう１つの可変分周器２０
を設け、周波数変更の際には可変分周器６０の分周比を
充分に下げてループゲインを上げると同時に、それに応
じて可変分周器２０の分周器も下げて迅速に所望の周波
数に近付け（高速モード）、所望の周波数に近付いた時
点で最終的な分周比を設定する（通常モード）構或を提
案した。
１−０６６０１１号において、基準周波数信号発生器１
０と位相比較器３０との間にもう１つの可変分周器２０
を設け、周波数変更の際には可変分周器６０の分周比を
充分に下げてループゲインを上げると同時に、それに応
じて可変分周器２０の分周器も下げて迅速に所望の周波
数に近付け（高速モード）、所望の周波数に近付いた時
点で最終的な分周比を設定する（通常モード）構或を提
案した。
前述の構戒とすることで、引き込み時間の著しい改善が
みられた。しかし、引き込み時間を短くするために高速
モードにおける周波数を高くすればする程、周波数きざ
みが粗くなり、そのため高速モードにおける目標周波数
と最終的な目標周波数のずれすなわち周波数誤差が大き
くなり、通常モードに切り換えた後に位相ロックに至る
までの時間が無視できなくなるという副次的な問題が生
じてきた。
みられた。しかし、引き込み時間を短くするために高速
モードにおける周波数を高くすればする程、周波数きざ
みが粗くなり、そのため高速モードにおける目標周波数
と最終的な目標周波数のずれすなわち周波数誤差が大き
くなり、通常モードに切り換えた後に位相ロックに至る
までの時間が無視できなくなるという副次的な問題が生
じてきた。
したがって本発明の目的は、位相同期式周波数シンセサ
イザにおける引き込み時間の問題をさらに一層改善する
ことにある。
イザにおける引き込み時間の問題をさらに一層改善する
ことにある。
第１図は本発明に係る位相同期式周波数シンセサイザの
原理構或を表わす図である。
原理構或を表わす図である。
図において、基準信号発生器１、第１の可変分周器２、
位相比較器３、ループフィルタ４、電圧制御発振器５、
および第２の可変分周器６はそれぞれ第５図に表わした
基準周波数信号発生器１０、可変分周器２０、位相比較
器３０、ループフィルタ４０、ＶＣＯ ５０、および可
変分周器６０と同様な機能を有する構或要素である。
位相比較器３、ループフィルタ４、電圧制御発振器５、
および第２の可変分周器６はそれぞれ第５図に表わした
基準周波数信号発生器１０、可変分周器２０、位相比較
器３０、ループフィルタ４０、ＶＣＯ ５０、および可
変分周器６０と同様な機能を有する構或要素である。
分周比制御事段７は、所望の周波数への切換に際して、
前述と同様に分周比ＭおよびＮを小さく設定して高速モ
ードとし、その後ｌ以上の段階を経て目標周波数を該所
望の周波数に近く維持しながらＭおよびＮの値を順次切
換えて最終的に通常モードへと移行させるものである。
前述と同様に分周比ＭおよびＮを小さく設定して高速モ
ードとし、その後ｌ以上の段階を経て目標周波数を該所
望の周波数に近く維持しながらＭおよびＮの値を順次切
換えて最終的に通常モードへと移行させるものである。
尚、各段階の時間はそのときの基準周波数すなわち第１
の可変分周器２の出力信号の周期よりも短かくしないこ
とが望ましい。
の可変分周器２の出力信号の周期よりも短かくしないこ
とが望ましい。
高速モードから一気に通常モードへ移行するのでなく徐
々に通常モードに近付けることによって徐々に周波数誤
差を小さくしていくことにより、迅速に周波数を切換え
ることができる。
々に通常モードに近付けることによって徐々に周波数誤
差を小さくしていくことにより、迅速に周波数を切換え
ることができる。
第２図は本発明をパルススワロ一方式のＰＬＬ周波数シ
ンセサイヂに適用した例を表わしている。
ンセサイヂに適用した例を表わしている。
第５図と同一の構或要素には同一の参照番号を付してそ
の説明を省略する。
の説明を省略する。
可変分周器６２，６４およびブリスケーラ６６は周知の
パルススワロー式ブリスケーラを構或し、それらの分周
比をそれぞれＮｘ ，ＮＡおよびＮ，とすると、プリス
ケーラ全体の分周比Ｎは Ｎ＝ＮＮ ｘＮｐ ＋ＮＡ （２）で与
えられる。
パルススワロー式ブリスケーラを構或し、それらの分周
比をそれぞれＮｘ ，ＮＡおよびＮ，とすると、プリス
ケーラ全体の分周比Ｎは Ｎ＝ＮＮ ｘＮｐ ＋ＮＡ （２）で与
えられる。
ここで、帯域幅６．２５ｋ｝Ｉｚの８ＱＱＭＨｚ帯にお
いて８００。０８１２５ＭＨｚに変更する場合の例につ
いて説明する。表１は基準周波数信号発生器１０の発振
周波数を８ ＭＨｚとし、周波数変更の際にｆｒの値を
最初に１００ｋＨｚの高速モードとし、６４ｋＨｚ，
４０ｋＨｚ， ２５ｋ｝Ｉｚ，１２． ５ｋＨｚの４段
階にわたって変更して最終的に６．２５ｋＨｚの通常モ
ードとする場合に各可変分周器２０，６２．６４へ与え
る数値等を表わすものである。
いて８００。０８１２５ＭＨｚに変更する場合の例につ
いて説明する。表１は基準周波数信号発生器１０の発振
周波数を８ ＭＨｚとし、周波数変更の際にｆｒの値を
最初に１００ｋＨｚの高速モードとし、６４ｋＨｚ，
４０ｋＨｚ， ２５ｋ｝Ｉｚ，１２． ５ｋＨｚの４段
階にわたって変更して最終的に６．２５ｋＨｚの通常モ
ードとする場合に各可変分周器２０，６２．６４へ与え
る数値等を表わすものである。
表１
Ｍ Ｎ，ｔ ＮＰ ＮＡＮ ｆｒ［ｋＨｚ］８０ ６
２ １２８ ６５ ８００１ １００１２５ ９７ １
２８ Ｂ５ １２５０１ ６４２００ １５６ １２８
３４ ２０００２ ４０３２０ ２５０ １２８ ３
３２００３ ２５６４０ ５００ １２８ ７ ６４
００７ １２．５１２８０ １０００ １２８ １３
１２８０１３ ６．２５ｆｒ Ｘ Ｎ［ＭＨｚ］ ８００． １ ８００． ０６４ ８００． ０８ ８００． ０７５ ８００． ０８７５ ８００． ０８１２５ 第３図は表１に示された設定各段階におけるｆｒＸＮす
なわち目標周波数の大きさを表わす図である。各段階の
目標値において破線で表わされた最終目標である８００
． ０８１２５ＭＨｚとの偏差すなわち周波数誤差は次
第に小さくなり、高速モードから通常モードへ段階的に
移行していくことが理解される。
２ １２８ ６５ ８００１ １００１２５ ９７ １
２８ Ｂ５ １２５０１ ６４２００ １５６ １２８
３４ ２０００２ ４０３２０ ２５０ １２８ ３
３２００３ ２５６４０ ５００ １２８ ７ ６４
００７ １２．５１２８０ １０００ １２８ １３
１２８０１３ ６．２５ｆｒ Ｘ Ｎ［ＭＨｚ］ ８００． １ ８００． ０６４ ８００． ０８ ８００． ０７５ ８００． ０８７５ ８００． ０８１２５ 第３図は表１に示された設定各段階におけるｆｒＸＮす
なわち目標周波数の大きさを表わす図である。各段階の
目標値において破線で表わされた最終目標である８００
． ０８１２５ＭＨｚとの偏差すなわち周波数誤差は次
第に小さくなり、高速モードから通常モードへ段階的に
移行していくことが理解される。
第４図は第２図の回路において表１および第３図に示す
様に段階的に各分周比を与えた場合の動作の概略を表わ
す図である。
様に段階的に各分周比を与えた場合の動作の概略を表わ
す図である。
（ａ）欄は制御装置７０から分周比Ｍ．Ｎ．およびＮＡ
が与えられるタイミングを表わす。前述した様にその時
間間隔はそのときの可変分周器２０の出力信号周期より
も短かくすることが好ましい。
が与えられるタイミングを表わす。前述した様にその時
間間隔はそのときの可変分周器２０の出力信号周期より
も短かくすることが好ましい。
（ｂ）欄は信号ｆｒの各周期すなわち位相比較器３０の
出力が更新されるタイミングを表わし、（Ｃ）欄は周波
数シンセサイザの出力ｆｏｕｔの周波数の変化の状態を
表わしている。
出力が更新されるタイミングを表わし、（Ｃ）欄は周波
数シンセサイザの出力ｆｏｕｔの周波数の変化の状態を
表わしている。
（ａ）欄に示す分周比が与えられるタイミング毎に（ｂ
）欄の位相比較器３０の出力の更新のタイミングは拡が
っていくのでループゲインは小さくなっていくが、第３
図に示した様にそれと共に制御目標値が最終値に近くな
っていくので、（Ｃ）欄に示す様に比較的短時間で引き
込みが完了する。
）欄の位相比較器３０の出力の更新のタイミングは拡が
っていくのでループゲインは小さくなっていくが、第３
図に示した様にそれと共に制御目標値が最終値に近くな
っていくので、（Ｃ）欄に示す様に比較的短時間で引き
込みが完了する。
〔発明の効果〕
以上説明したように、本発明によれば、ＰＬＬループに
供給される基準信号の周波数を最初に高くしてＶＣ○出
力周波数を動かし、それから徐々に基準周波数を下げて
行くことにより、ＶＣ○出力周波数の周波数飛びを抑え
ながら、通常モードの基準周波数まで下げることが可能
となる。
供給される基準信号の周波数を最初に高くしてＶＣ○出
力周波数を動かし、それから徐々に基準周波数を下げて
行くことにより、ＶＣ○出力周波数の周波数飛びを抑え
ながら、通常モードの基準周波数まで下げることが可能
となる。
ＶＣＯ出力周波数は、希望周波数に補正しながら周波数
を合わせることで、周波数切り換え時間の大幅な短縮が
できる。
を合わせることで、周波数切り換え時間の大幅な短縮が
できる。
また、切換を高速にするための特別な回路を全く必要と
せず、データを多少変えるだけでよいので、装置の運用
コストを下げる等の効果が得られる。
せず、データを多少変えるだけでよいので、装置の運用
コストを下げる等の効果が得られる。
第１図は本発明の原理構戊を表わす図、第２図は本発明
の一実施例の回路構戊を表わす図、 第３図は本発明に係る設定の各段階における目標周波数
の一例を表わす図、 第４図は本発明の一実施例の動作を説明するための図、 第５図は位相同期式周波数シンセサイザの基本構或を表
わす図。 図において、 １．１０・・・基準周波数信号発生器、２ ． ６ ．
２０， ６０， ６２． ６４・・・可変分周器、３
．３０・・・位相比較器、 ４．４０・・・ループフィルタ、 ５．５０・・・電圧制御発振器、 ６６・・・ブリスケーラ。
の一実施例の回路構戊を表わす図、 第３図は本発明に係る設定の各段階における目標周波数
の一例を表わす図、 第４図は本発明の一実施例の動作を説明するための図、 第５図は位相同期式周波数シンセサイザの基本構或を表
わす図。 図において、 １．１０・・・基準周波数信号発生器、２ ． ６ ．
２０， ６０， ６２． ６４・・・可変分周器、３
．３０・・・位相比較器、 ４．４０・・・ループフィルタ、 ５．５０・・・電圧制御発振器、 ６６・・・ブリスケーラ。
Claims (1)
- 【特許請求の範囲】 １、位相同期式周波数シンセサイザであって、所定の基
準周波数の信号を出力する基準周波数信号発生器（１）
と、該基準周波数の信号を第１の分周比Ｍで分周して出
力する第１の可変分周器（２）と、一方の入力において
該第１の可変分周器（２）の出力信号を入力し他方の入
力において入力される信号との位相差に応じた電圧の信
号を出力する位相比較器（３）と、該位相比較器（３）
の出力信号の低域成分のみを通過させるループフィルタ
（４）と、該ループフィルタ（４）の出力電圧に応じた
周波数の信号を該周波数シンセサイザの出力として出力
する電圧制御発振器（５）と、該電圧制御発振器（５）
の出力信号の周波数を第２の分周比Ｎで分周して該位相
比較器（３）の該他方の入力へ供給する第２の可変分周
器（６）と、該周波数シンセサイザの出力の周波数が所
望の周波数となる整数の組Ｍ＿０およびＮ＿０をそれぞ
れ該第１の分周比Ｍおよび該第２の分周比Ｎとしてそれ
ぞれ該第１の可変分周器（２）および該第２の可変分周
器（６）へ与える分周比制御手段（７）とを具備する位
相同期式周波数シンセサイザにおいて、 該分周比制御手段（７）は、該所望の周波数への切換に
際し、前記Ｍ＿０よりも充分に小さい値から始めて１以
上の段階を経て順次値を大きくしてＭ＿０に至る値を第
１の分周比Ｍとして該第１の可変分周器（２）へ順次与
え、同時に各段階における周波数が該所望の周波数に最
も近くなる値を第２の分周比Ｎとして該第２の可変分周
器（６）へ順次与えることを特徴とする位相同期式周波
数シンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1188859A JPH0354917A (ja) | 1989-07-24 | 1989-07-24 | 位相同期式周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1188859A JPH0354917A (ja) | 1989-07-24 | 1989-07-24 | 位相同期式周波数シンセサイザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0354917A true JPH0354917A (ja) | 1991-03-08 |
Family
ID=16231109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1188859A Pending JPH0354917A (ja) | 1989-07-24 | 1989-07-24 | 位相同期式周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0354917A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5406229A (en) * | 1993-03-30 | 1995-04-11 | Nec Corporation | Phase locked loop frequency synthesizer with fast frequency switching |
-
1989
- 1989-07-24 JP JP1188859A patent/JPH0354917A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5406229A (en) * | 1993-03-30 | 1995-04-11 | Nec Corporation | Phase locked loop frequency synthesizer with fast frequency switching |
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