JPH0355881A - 半導体不揮発生メモリ - Google Patents
半導体不揮発生メモリInfo
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- JPH0355881A JPH0355881A JP19336889A JP19336889A JPH0355881A JP H0355881 A JPH0355881 A JP H0355881A JP 19336889 A JP19336889 A JP 19336889A JP 19336889 A JP19336889 A JP 19336889A JP H0355881 A JPH0355881 A JP H0355881A
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- Japan
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- layer
- oxide film
- gate electrode
- floating gate
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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Landscapes
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、コンピュータなどの電子機器に用いられて
いる半導体不揮発性メモリに関する。
いる半導体不揮発性メモリに関する。
この発明は、ホソトエレクトロン注入あるいはトンネル
注入を利用した浮遊ゲート型不揮発性メモリの消去領域
において、浮遊ゲート電極をエソチング加工する際に生
ずるダメージの影響を取り除き、さらに消去動作中の薄
い酸化膜への正孔注入を抑えるために、浮遊ゲート電極
エノジ部に向かい合う消去ｊＩ域の表面に消去領域と逆
の導電型の浅い不純物領域を設けたものである。この消
去領域の改良により最大書替え回数の増大が可能となる
。
注入を利用した浮遊ゲート型不揮発性メモリの消去領域
において、浮遊ゲート電極をエソチング加工する際に生
ずるダメージの影響を取り除き、さらに消去動作中の薄
い酸化膜への正孔注入を抑えるために、浮遊ゲート電極
エノジ部に向かい合う消去ｊＩ域の表面に消去領域と逆
の導電型の浅い不純物領域を設けたものである。この消
去領域の改良により最大書替え回数の増大が可能となる
。
第２図に従来のチャネルホットエレクトロン注入型の不
揮発性メモリの平面図を示す。今ここで半導体基板をＰ
型と仮定して説明する。基板上にはｎ十拡散領域である
ソース１２およびドレイン１３、さらに薄い酸化膜を介
してｐｏｌｙｓｉやシリサイド等を使った浮遊ゲート電
極１５と浮遊ゲート電極１５に容量結合している制御ゲ
ー目６で注入，読出し部が構成されている。浮遊ゲート
電極１５の下にはチャネル１４が形威される。チャネル
長は一般に１μｍ以下と短い。消去部はソース・ドレイ
ンとは別のｎ＋拡散領域１７と浮遊ゲート電極１５が交
差するように形成される。
揮発性メモリの平面図を示す。今ここで半導体基板をＰ
型と仮定して説明する。基板上にはｎ十拡散領域である
ソース１２およびドレイン１３、さらに薄い酸化膜を介
してｐｏｌｙｓｉやシリサイド等を使った浮遊ゲート電
極１５と浮遊ゲート電極１５に容量結合している制御ゲ
ー目６で注入，読出し部が構成されている。浮遊ゲート
電極１５の下にはチャネル１４が形威される。チャネル
長は一般に１μｍ以下と短い。消去部はソース・ドレイ
ンとは別のｎ＋拡散領域１７と浮遊ゲート電極１５が交
差するように形成される。
浮遊ゲート電極１５への電子の注入はソース・ドレイン
間に５Ｖ程度のバイアスを印加し、制御ゲート電極１６
に１０〜１５Ｖで数ｍｓｅｃの書込みパルスＶＣＧを与
えると、チャネル電流が流れ、一部のホノトエレクトロ
ンが浮遊ゲート電極１５に注入される。
間に５Ｖ程度のバイアスを印加し、制御ゲート電極１６
に１０〜１５Ｖで数ｍｓｅｃの書込みパルスＶＣＧを与
えると、チャネル電流が流れ、一部のホノトエレクトロ
ンが浮遊ゲート電極１５に注入される。
浮遊ゲート電極ｌ５から電子を抜き取るためには、制御
ゲート電極１６を○■にし、消去領域１７に１５〜２０
Ｖ程度の消去パルスＶＥＩＬを与え、トンネル電流によ
り消去される。
ゲート電極１６を○■にし、消去領域１７に１５〜２０
Ｖ程度の消去パルスＶＥＩＬを与え、トンネル電流によ
り消去される。
槌来の消去部の断面構造図を第３図に示す。まずｎ１拡
散層１７をイオンインプランテーション等により形威し
、薄い酸化膜１８ （５０〜１５０人）を希釈酸化等に
より形戒する。次に浮遊ゲート電極１５となる第１ ｐ
ｏｌｙｓｉをデボジノトし、眉間絶縁膜を間に挟んで第
２ ｐｏｌｙｓｉをデボジ，トする。この後ドライエノ
チングにより、第１ ｐｏｌｙｓｉと第２ｐｏｌｙＳ＋
を一度にエノチングし、浮遊ゲート電極１５と制御ゲー
ト電極１６を形威している。
散層１７をイオンインプランテーション等により形威し
、薄い酸化膜１８ （５０〜１５０人）を希釈酸化等に
より形戒する。次に浮遊ゲート電極１５となる第１ ｐ
ｏｌｙｓｉをデボジノトし、眉間絶縁膜を間に挟んで第
２ ｐｏｌｙｓｉをデボジ，トする。この後ドライエノ
チングにより、第１ ｐｏｌｙｓｉと第２ｐｏｌｙＳ＋
を一度にエノチングし、浮遊ゲート電極１５と制御ゲー
ト電極１６を形威している。
第１に従来の消去部の構造では、ドライエノチングによ
る酸化膜表面のダメージｌ９があり、浮遊ゲート電極１
５のエノジ部でのリーク電流増大や書替えの際にトラノ
プの増大を引き起こすことである。第２に消去する際に
、トンネル電流がｎ＋拡散領域内で多量の正孔電子対を
発生し、高い工不ルギーの正孔が薄い酸化膜中に注入、
トラノブされることである。この正孔注入は薄い酸化膜
のＴＤＤＢ特性を悪化させる。
る酸化膜表面のダメージｌ９があり、浮遊ゲート電極１
５のエノジ部でのリーク電流増大や書替えの際にトラノ
プの増大を引き起こすことである。第２に消去する際に
、トンネル電流がｎ＋拡散領域内で多量の正孔電子対を
発生し、高い工不ルギーの正孔が薄い酸化膜中に注入、
トラノブされることである。この正孔注入は薄い酸化膜
のＴＤＤＢ特性を悪化させる。
本発明は、あらかしめ深いｎ十拡散層を設けておき、ｐ
ｏｌｙｓｉエノチング後に、浮遊ゲート電極に自己整合
的に浅いＰ型不純物層を形戒するものである。Ｐ型不純
物層はエノチングダメージのあるｐｏｌｙｓｉエソジよ
り０．２〜０．３一内側に広がるため、ｎ十拡散領域ま
でダメージ層はとどかない。またこのＰ型不純物層は、
基板と同電位になる．〔作用〕 Ｐ型不純物層を自己整合的に有するのでトンネル電流は
この領域には流れずエソチングダメージによるトラップ
の影響はほとんどなくなる。さらに、Ｐ型不純物層はト
ンネル電流により発生した高エネルギーの正孔のバイパ
スとして働くため薄い酸化膜への正孔注入を印えること
ができる。
ｏｌｙｓｉエノチング後に、浮遊ゲート電極に自己整合
的に浅いＰ型不純物層を形戒するものである。Ｐ型不純
物層はエノチングダメージのあるｐｏｌｙｓｉエソジよ
り０．２〜０．３一内側に広がるため、ｎ十拡散領域ま
でダメージ層はとどかない。またこのＰ型不純物層は、
基板と同電位になる．〔作用〕 Ｐ型不純物層を自己整合的に有するのでトンネル電流は
この領域には流れずエソチングダメージによるトラップ
の影響はほとんどなくなる。さらに、Ｐ型不純物層はト
ンネル電流により発生した高エネルギーの正孔のバイパ
スとして働くため薄い酸化膜への正孔注入を印えること
ができる。
第ｌ図は本発明の基本的な消去部の断面構造図である。
まず、あらかしめ深い（０．５〜ｉ．ｏ 即位でよい）
ｎ＋拡散層７を形威しておき、薄い酸化膜８、第１ ｐ
ｏｌｙｓｉ ５、層間絶縁Ｉｆ！ ｉ １、第’ｌ ｐ
ｏｌｙｓｉ６の順に形成し、第２ ｐｏｌｙｓｉ ６と
第１ ｐｏｌｙｓｉ ５を同時にエッチングする。この
後、自己整合的にＰ型不純物層１０をインブラにより導
入する。Ｐ型不純物層１０は活性化の為の熱処理で最終
的には０．２〜０．３一程度ｐｏｌｙｓｉ ５および６
の工，ジより内側に入り込む。従ってエノチングのダメ
ージ層９があったとしても、この領域をトンネル電流は
流れない。Ｐ型不純物層ｌＯは図に対して垂直方向のし
ａｃｏｓエッジでＰ型基板１と継がるため、トンネル電
流が流れることによって発生した正札は、このＰ型不純
物層１０を通してバイパスされる。
ｎ＋拡散層７を形威しておき、薄い酸化膜８、第１ ｐ
ｏｌｙｓｉ ５、層間絶縁Ｉｆ！ ｉ １、第’ｌ ｐ
ｏｌｙｓｉ６の順に形成し、第２ ｐｏｌｙｓｉ ６と
第１ ｐｏｌｙｓｉ ５を同時にエッチングする。この
後、自己整合的にＰ型不純物層１０をインブラにより導
入する。Ｐ型不純物層１０は活性化の為の熱処理で最終
的には０．２〜０．３一程度ｐｏｌｙｓｉ ５および６
の工，ジより内側に入り込む。従ってエノチングのダメ
ージ層９があったとしても、この領域をトンネル電流は
流れない。Ｐ型不純物層ｌＯは図に対して垂直方向のし
ａｃｏｓエッジでＰ型基板１と継がるため、トンネル電
流が流れることによって発生した正札は、このＰ型不純
物層１０を通してバイパスされる。
第４図はｎ型領域とＰ型領域をＤｉｆｆｕｓｉｏｎ Ｓ
ｅｌｆＡｌｉｇｎ （Ｄ Ｓ Ａ）技術を用いて形威し
たものである。
ｅｌｆＡｌｉｇｎ （Ｄ Ｓ Ａ）技術を用いて形威し
たものである。
第５図は薄い酸化膜のエソチング窓で消去領域を決める
場合の断面構造図である。この場合にも、エソチングに
よるダメージ層あるいは段差によるストレスが存在する
。この場合に表面に導入したＰ型不純物７１５１０は第
１図，第４図と同様に働く。
場合の断面構造図である。この場合にも、エソチングに
よるダメージ層あるいは段差によるストレスが存在する
。この場合に表面に導入したＰ型不純物７１５１０は第
１図，第４図と同様に働く。
以上述べたように本発明により、消去部の薄い酸化膜に
発生するダメージ層の影響をなくすことができ、リーク
の低減とトラノプの減少をもたらし、さらにトンネル電
流により発生した正孔をバイパスさせることができる。
発生するダメージ層の影響をなくすことができ、リーク
の低減とトラノプの減少をもたらし、さらにトンネル電
流により発生した正孔をバイパスさせることができる。
これにより、保持特性，書替え特性．ＴＤＤＢ特性を向
上させることができる。
上させることができる。
第１図は不揮発性メモリの消去部の断面構造図、第２図
は従来の不揮発性メモリの平面図、第３図は他の従来の
消去部の断面構造図、第４図はＤＳＡ技術により形威し
た消去部の断面構造図、第５図はエッチング窓で決める
消去部の断面構造図である． １ ・ ・ ・ Ｐ型基牟反 ５・・・第１ ｐｏｌｙｓｉ ６・・・第２ ｐｏｌｙｓｉ 士 ７・・・ｎ 拡散層 ８・・・薄い酸化膜 ９・ ・・ダメージ層 １０・・・Ｐ型不′４＠物層 １１・・・層間絶縁膜 工２・・・ソース領域 １３・・・ドレイン領域 ・チャネル領域 ・浮遊ゲート電極 ・制御ゲート電極 ・消去拡散領域 ・薄い消去酸化膜 ・ダメージ層 ・Ｐ型基板
は従来の不揮発性メモリの平面図、第３図は他の従来の
消去部の断面構造図、第４図はＤＳＡ技術により形威し
た消去部の断面構造図、第５図はエッチング窓で決める
消去部の断面構造図である． １ ・ ・ ・ Ｐ型基牟反 ５・・・第１ ｐｏｌｙｓｉ ６・・・第２ ｐｏｌｙｓｉ 士 ７・・・ｎ 拡散層 ８・・・薄い酸化膜 ９・ ・・ダメージ層 １０・・・Ｐ型不′４＠物層 １１・・・層間絶縁膜 工２・・・ソース領域 １３・・・ドレイン領域 ・チャネル領域 ・浮遊ゲート電極 ・制御ゲート電極 ・消去拡散領域 ・薄い消去酸化膜 ・ダメージ層 ・Ｐ型基板
Claims (1)
- 第１導電型の半導体基板表面に互いに間隔を置いて設け
られた第２導電型のソースおよびドレイン領域と、前記
ソース領域と前記ドレイン領域との間の前記半導体基板
表面のチャネル領域と前記チャネル上に酸化膜を介して
設けられた浮遊ゲート電極と、前記浮遊ゲート電極に容
量結合し電位を制御する制御ゲート電極と、前記半導体
基板上に前記ソースおよびドレイン領域とは間隔を置い
て設けられた第２導電型の消去領域とから構成され、前
記消去領域内で前記浮遊ゲート電極のエッジと向かい合
う表面領域に第１導電型の不純物層を設けたことを特徴
とする半導体不揮発性メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19336889A JPH0355881A (ja) | 1989-07-24 | 1989-07-24 | 半導体不揮発生メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19336889A JPH0355881A (ja) | 1989-07-24 | 1989-07-24 | 半導体不揮発生メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0355881A true JPH0355881A (ja) | 1991-03-11 |
Family
ID=16306750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19336889A Pending JPH0355881A (ja) | 1989-07-24 | 1989-07-24 | 半導体不揮発生メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0355881A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19600544A1 (de) * | 1995-06-15 | 1996-12-19 | Mitsubishi Electric Corp | Nichtflüchtige Halbleiterspeichereinrichtung |
-
1989
- 1989-07-24 JP JP19336889A patent/JPH0355881A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19600544A1 (de) * | 1995-06-15 | 1996-12-19 | Mitsubishi Electric Corp | Nichtflüchtige Halbleiterspeichereinrichtung |
| US5877524A (en) * | 1995-06-15 | 1999-03-02 | Mitsubishi Denki Kabushiki Kaisha | Non-volatile semiconductor memory device |
| US6172397B1 (en) | 1995-06-15 | 2001-01-09 | Mitsubishi Denki Kabushiki Kaisha | Non-volatile semiconductor memory device |
| DE19600544C2 (de) * | 1995-06-15 | 2001-12-13 | Mitsubishi Electric Corp | Nichtflüchtige Halbleiterspeichereinrichtungen mit einer p-Kanaltyp-Speicherzelle |
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