JPH0355908A - 利得制御増幅回路 - Google Patents
利得制御増幅回路Info
- Publication number
- JPH0355908A JPH0355908A JP19175589A JP19175589A JPH0355908A JP H0355908 A JPH0355908 A JP H0355908A JP 19175589 A JP19175589 A JP 19175589A JP 19175589 A JP19175589 A JP 19175589A JP H0355908 A JPH0355908 A JP H0355908A
- Authority
- JP
- Japan
- Prior art keywords
- current
- collector
- gain control
- transistor
- trs
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000001747 exhibiting effect Effects 0.000 claims description 2
- 230000007423 decrease Effects 0.000 abstract description 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000004807 localization Effects 0.000 description 1
Landscapes
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は利得制御増幅回路に関する。
従来、この種の増幅回路としては第２図に示す回路が知
られている。第２図の動作を説明すると、トランジスタ
Ｑｌ，Ｑ２で構成される差動回路の出力電流工。２が負
荷抵抗Ｒ，に流れる量をトランジスタＱｌ，Ｑ４の差動
回路で制御して入力端子１からみた出力端子６の利得を
変化させている。利得の制御は電源１０．１１の電圧差
を抵抗Ｒｓ，Ｒ．で電流に変換し、その電流をダイオー
ドＤｌ，Ｄ２で電圧に変換して差動回路を構或するトラ
ンジスタＱｓ，Ｑｔのベースに供給することで、電源１
１の変化を利得の変化にしている。
られている。第２図の動作を説明すると、トランジスタ
Ｑｌ，Ｑ２で構成される差動回路の出力電流工。２が負
荷抵抗Ｒ，に流れる量をトランジスタＱｌ，Ｑ４の差動
回路で制御して入力端子１からみた出力端子６の利得を
変化させている。利得の制御は電源１０．１１の電圧差
を抵抗Ｒｓ，Ｒ．で電流に変換し、その電流をダイオー
ドＤｌ，Ｄ２で電圧に変換して差動回路を構或するトラ
ンジスタＱｓ，Ｑｔのベースに供給することで、電源１
１の変化を利得の変化にしている。
上述した従来の利得制御増幅回路では，利得を上げると
負荷抵抗Ｒ，に流れる電流Ｉｃ４が多くなるため、Ｒ，
の電圧降下が大きくなり、出力信号の動作電位が下がる
ため、電源電圧が低いとトランジスタＱ４のコレクター
エミッタ間電圧■。．が確保できなくなり、出力信号が
負方向に振れなくなるという欠点がある。
負荷抵抗Ｒ，に流れる電流Ｉｃ４が多くなるため、Ｒ，
の電圧降下が大きくなり、出力信号の動作電位が下がる
ため、電源電圧が低いとトランジスタＱ４のコレクター
エミッタ間電圧■。．が確保できなくなり、出力信号が
負方向に振れなくなるという欠点がある。
本発明の目的は、電源電圧が低い場合に利得をあげても
出力振幅が大きくとれることが可能な利得制御増幅回路
を提供することにある。
出力振幅が大きくとれることが可能な利得制御増幅回路
を提供することにある。
本発明の利得制御増幅回路は、差動形式に接続された第
１及び第２のトランジスタと、これら第１及び第２のト
ランジスタのエミッタ結合点に入力信号電流を供給する
手段と、前記第１のトランジスタのコレクタから出力信
号を得るための負荷と、前記第１及び第２のトランジス
タのベース間に利得制御電圧を供給する手段と、前記利
得制御電圧を受け前記利得制御電圧に応じた前記第１の
トランジスタ内のコレクタ電流の変化と同相の変化を呈
する電流を発生する手段と、この手段からの電流を入力
端に受け前記第１のトランジスタのコレクタに出力端が
接続された電流ミラー回路とを有することを特徴とする
。
１及び第２のトランジスタと、これら第１及び第２のト
ランジスタのエミッタ結合点に入力信号電流を供給する
手段と、前記第１のトランジスタのコレクタから出力信
号を得るための負荷と、前記第１及び第２のトランジス
タのベース間に利得制御電圧を供給する手段と、前記利
得制御電圧を受け前記利得制御電圧に応じた前記第１の
トランジスタ内のコレクタ電流の変化と同相の変化を呈
する電流を発生する手段と、この手段からの電流を入力
端に受け前記第１のトランジスタのコレクタに出力端が
接続された電流ミラー回路とを有することを特徴とする
。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を説明するための回路図であ
り、第２図で説明した従来例にトランジスタＱｓ，Ｑｓ
からなるカレントミラー回路，トランジスタＱ，。，Ｑ
１１からなる差動回路及び定電流幅５を追加したもので
ある。
り、第２図で説明した従来例にトランジスタＱｓ，Ｑｓ
からなるカレントミラー回路，トランジスタＱ，。，Ｑ
１１からなる差動回路及び定電流幅５を追加したもので
ある。
追加回路の動作としては、トランジスタＱ１。，Ｑｌｌ
で構成される差動回路のベースをトランジスタＱｉ，Ｑ
４のベースに接続することでトランジスタＱ３，Ｑ４の
コレクタ電流工。３ｙ Ｉ。４の比を検出し、トランジ
スタＱ１。のコレクタ電流をカレントミラー回路を構或
するＱ ａ ， Ｑ ｓによりトランジスタＱ４のコレ
クタに電流ｉを流し込むことにより、Ｒ，の電圧降下を
減少させている。ここで定電流源２と５の電流値ＩＩ，
Ｉ４を電源電圧、出力振幅を考慮した適正な値に設定す
れば、出力振幅を大きくとることができる． 〔発明の効果〕 以上説明したように本発明は、利得に応じて負荷に流れ
る電流を変化させ利得を大きくした場合でも負荷により
生じる電圧降下を減少することができるため、電源電圧
が低い時でも、充分大きい出力振幅を得ることが可能と
なる。
で構成される差動回路のベースをトランジスタＱｉ，Ｑ
４のベースに接続することでトランジスタＱ３，Ｑ４の
コレクタ電流工。３ｙ Ｉ。４の比を検出し、トランジ
スタＱ１。のコレクタ電流をカレントミラー回路を構或
するＱ ａ ， Ｑ ｓによりトランジスタＱ４のコレ
クタに電流ｉを流し込むことにより、Ｒ，の電圧降下を
減少させている。ここで定電流源２と５の電流値ＩＩ，
Ｉ４を電源電圧、出力振幅を考慮した適正な値に設定す
れば、出力振幅を大きくとることができる． 〔発明の効果〕 以上説明したように本発明は、利得に応じて負荷に流れ
る電流を変化させ利得を大きくした場合でも負荷により
生じる電圧降下を減少することができるため、電源電圧
が低い時でも、充分大きい出力振幅を得ることが可能と
なる。
第１図は本発明の一実施例を説明するための回路図、第
２図は従来の利得制御増幅回路を説明するための回路図
である。 １・・・・・・入力端子、２〜５・・・・・・定電流源
、６・・・・・・出力端子、７・・・・・・高位側電源
端子、８・・・・・・定位側電源端子、Ｑ１〜Ｑｌ１・
・・・・・トランジスタ、Ｒｌ〜Ｒ６・・・・・・抵抗
。
２図は従来の利得制御増幅回路を説明するための回路図
である。 １・・・・・・入力端子、２〜５・・・・・・定電流源
、６・・・・・・出力端子、７・・・・・・高位側電源
端子、８・・・・・・定位側電源端子、Ｑ１〜Ｑｌ１・
・・・・・トランジスタ、Ｒｌ〜Ｒ６・・・・・・抵抗
。
Claims (1)
- 差動型式に接続された第１及び第２のトランジスタと
、これら第１及び第２のトランジスタのエミッタ結合点
に入力信号電流を供給する手段と、前記第１のトランジ
スタのコレクタから出力信号を得るための負荷と、前記
第１及び第２のトランジスタのベース間に利得制御電圧
を供給する手段と、前記利得制御電圧を受け前記利得制
御電圧に応じた前記第１のトランジスタ内のコレクタ電
流の変化と同相の変化を呈する電流を発生する手段と、
この手段からの電流を入力端に受け前記第１のトランジ
スタのコレクタに出力端が接続された電流ミラー回路と
を有することを特徴とする利得制御増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1191755A JP3049712B2 (ja) | 1989-07-24 | 1989-07-24 | 利得制御増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1191755A JP3049712B2 (ja) | 1989-07-24 | 1989-07-24 | 利得制御増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0355908A true JPH0355908A (ja) | 1991-03-11 |
| JP3049712B2 JP3049712B2 (ja) | 2000-06-05 |
Family
ID=16279967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1191755A Expired - Lifetime JP3049712B2 (ja) | 1989-07-24 | 1989-07-24 | 利得制御増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3049712B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0437209A (ja) * | 1990-05-31 | 1992-02-07 | Nec Home Electron Ltd | 利得制御増巾回路 |
| US8230173B2 (en) | 2008-03-14 | 2012-07-24 | Fujitsu Semiconductor Limited | Cache memory system, data processing apparatus, and storage apparatus |
-
1989
- 1989-07-24 JP JP1191755A patent/JP3049712B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0437209A (ja) * | 1990-05-31 | 1992-02-07 | Nec Home Electron Ltd | 利得制御増巾回路 |
| US8230173B2 (en) | 2008-03-14 | 2012-07-24 | Fujitsu Semiconductor Limited | Cache memory system, data processing apparatus, and storage apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3049712B2 (ja) | 2000-06-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4451800A (en) | Input bias adjustment circuit for amplifier | |
| JPH04227104A (ja) | 増幅回路 | |
| JPH0355908A (ja) | 利得制御増幅回路 | |
| US4612513A (en) | Differential amplifier | |
| JP2870323B2 (ja) | ウインドウコンパレータ | |
| JP2861868B2 (ja) | ヒステリシス付きコンパレータ | |
| JPH0145766B2 (ja) | ||
| JP2647725B2 (ja) | 電圧比較器 | |
| JP2623954B2 (ja) | 利得可変増幅器 | |
| JPH066607Y2 (ja) | 利得制御回路 | |
| JPH0262106A (ja) | 演算増幅器 | |
| JPH03196279A (ja) | 演算増幅器 | |
| JPH0680997B2 (ja) | 掛算回路 | |
| JPH04208709A (ja) | 電圧比較用半導体装置 | |
| JPS61285810A (ja) | 演算増幅器 | |
| JPH01198814A (ja) | 差動増幅器 | |
| JPH01133403A (ja) | 自動利得可変増幅器 | |
| JPH0437209A (ja) | 利得制御増巾回路 | |
| JPH06196942A (ja) | 増幅回路及び信号増幅ｉｃ | |
| JPH01220508A (ja) | 差動増幅回路 | |
| JPH08125512A (ja) | スイッチ回路 | |
| JPH04185224A (ja) | ドロッパ型定電圧回路の過電流保護回路 | |
| JPS59147513A (ja) | 利得制御回路 | |
| JPS61148909A (ja) | 増幅回路 | |
| JPH09260971A (ja) | 差動増幅器 |