JPH0437209A - 利得制御増巾回路 - Google Patents
利得制御増巾回路Info
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- JPH0437209A JPH0437209A JP2144103A JP14410390A JPH0437209A JP H0437209 A JPH0437209 A JP H0437209A JP 2144103 A JP2144103 A JP 2144103A JP 14410390 A JP14410390 A JP 14410390A JP H0437209 A JPH0437209 A JP H0437209A
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- transistors
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- 238000001514 detection method Methods 0.000 claims abstract description 8
- 230000003321 amplification Effects 0.000 claims description 10
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 10
- 230000007423 decrease Effects 0.000 abstract description 2
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000004807 localization Effects 0.000 description 2
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- Control Of Amplification And Gain Control (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、利得制御増巾回路に関し、特に低電源電圧で
利得を上げても出力振巾が大きくとれる利得制御増巾回
路に関する。
利得を上げても出力振巾が大きくとれる利得制御増巾回
路に関する。
［従来−の技術］
従来、この種の増巾回路としては、第２図に示す回路が
知られている。
知られている。
構成としては、ベースをその入力端子とするトランジス
タＱ１と、このトランジスタＱ１と差動的にエミッタ共
通で接続されたトランジスタＱ２を備えている。そして
このトランジスタＱ、及びＱ２の各々のエミッタには抵
抗Ｒ３およびＲ２が接続され、共通にされたエミッタは
定電流源２を介して低位電源８に接続されている。トラ
ンジスタＱ、のコレクタは高位電源７に接続され、トラ
ンジスタＱ２のベースは電源９を介して低位電源８に接
続されている。またトランジスタＱ、とＱ、は差動的に
エミッタ共通で接続され、この共通エミッタはトランジ
スタＱ２のコレクタに接続されている。そしてこれらト
ランジスタＱ３のコレクタは高位電源７に接続され、ト
ランジスタＱ４のコレクタはトランジスタＱ、のベース
に接続されると同時に、抵抗Ｒ３を介して高位電源７に
接続される。トランジスタＱ、のコレクタは高位電源７
に接続されると共に、エミッタは出力端子６を形成する
と同時に定電流源３を介して定位電源８に接続されてい
る。また差動的にエミッタ共通で接続されたトランジス
タＱ６とＱ７については、トランジスタＱ６のエミッタ
には抵抗Ｒ９が接続され、ベースは電源１０を介して定
位な源８に接続されている。コレクタはトランジスタＱ
４のベスに接続されると共にダイオードＤ１のカッドに
接続される。トランジスタＱ７のエミＶりには抵抗Ｒ６
が接続され、ベースは可変型電源１１を介して定位電源
８に接続されている。コレクタはトランジスタＱ、のベ
ースに接続されると共にタイオードＤ２のカソードに接
続される２ダイオードＤ、及びＤ２の各々のアノードは
共通に接続され、抵抗Ｒ３を介して高位電源７に接続さ
れている。
タＱ１と、このトランジスタＱ１と差動的にエミッタ共
通で接続されたトランジスタＱ２を備えている。そして
このトランジスタＱ、及びＱ２の各々のエミッタには抵
抗Ｒ３およびＲ２が接続され、共通にされたエミッタは
定電流源２を介して低位電源８に接続されている。トラ
ンジスタＱ、のコレクタは高位電源７に接続され、トラ
ンジスタＱ２のベースは電源９を介して低位電源８に接
続されている。またトランジスタＱ、とＱ、は差動的に
エミッタ共通で接続され、この共通エミッタはトランジ
スタＱ２のコレクタに接続されている。そしてこれらト
ランジスタＱ３のコレクタは高位電源７に接続され、ト
ランジスタＱ４のコレクタはトランジスタＱ、のベース
に接続されると同時に、抵抗Ｒ３を介して高位電源７に
接続される。トランジスタＱ、のコレクタは高位電源７
に接続されると共に、エミッタは出力端子６を形成する
と同時に定電流源３を介して定位電源８に接続されてい
る。また差動的にエミッタ共通で接続されたトランジス
タＱ６とＱ７については、トランジスタＱ６のエミッタ
には抵抗Ｒ９が接続され、ベースは電源１０を介して定
位な源８に接続されている。コレクタはトランジスタＱ
４のベスに接続されると共にダイオードＤ１のカッドに
接続される。トランジスタＱ７のエミＶりには抵抗Ｒ６
が接続され、ベースは可変型電源１１を介して定位電源
８に接続されている。コレクタはトランジスタＱ、のベ
ースに接続されると共にタイオードＤ２のカソードに接
続される２ダイオードＤ、及びＤ２の各々のアノードは
共通に接続され、抵抗Ｒ３を介して高位電源７に接続さ
れている。
ここでトランジスタＱ２のコレクタの電流値をＩ Ｃ２
、トランジスタＱ４のコレクタ電流をＩ Ｃ４とする２
また、トランジスタＱ４のコレクターエミンタ間電圧を
ＶＣＥとする。
、トランジスタＱ４のコレクタ電流をＩ Ｃ４とする２
また、トランジスタＱ４のコレクターエミンタ間電圧を
ＶＣＥとする。
次に動作を説明する。
動作としては、トランジスタＱ、 、Ｑ２で構成される
差動増巾回路の出力電流Ｉ Ｃ２が負荷抵抗Ｒ１に流れ
る量をトランジスタＱ、 、Ｑ、の差動回路を介して制
御して入力端子１から出力端子６までの利得を変化させ
ている。利得自体の制御は、電！１０および可変型電源
１１の電位差を抵抗Ｒ９、Ｒ６で電流に変化させ、その
電流をダイオードＤ、Ｄ２で電圧に変換して差動増巾回
路Ｑ、 、Ｑ４のベースに供給することで可変型電＃１
１の変化を利得の変化にしている。
差動増巾回路の出力電流Ｉ Ｃ２が負荷抵抗Ｒ１に流れ
る量をトランジスタＱ、 、Ｑ、の差動回路を介して制
御して入力端子１から出力端子６までの利得を変化させ
ている。利得自体の制御は、電！１０および可変型電源
１１の電位差を抵抗Ｒ９、Ｒ６で電流に変化させ、その
電流をダイオードＤ、Ｄ２で電圧に変換して差動増巾回
路Ｑ、 、Ｑ４のベースに供給することで可変型電＃１
１の変化を利得の変化にしている。
このように従来の利得制御増巾回路は、入力信号を複数
段の差動増巾器を用いて増巾をおこなっている。そして
その利得は増巾のための差動増巾器とは別に設けられた
可変型電源手段によってかえられている。
段の差動増巾器を用いて増巾をおこなっている。そして
その利得は増巾のための差動増巾器とは別に設けられた
可変型電源手段によってかえられている。
７、発明が解決しようとする課Ｕ］
上述した従来の利得制御増巾回路では、利得を上げるべ
く、可変型電源１１の電圧を上げるとトランジスタＱ４
のベース電圧が上り、結果的に負荷抵抗Ｒ３に流れる電
流ＩＣ４が多くなる。そして、負荷抵抗Ｒ３の電圧効果
が大きくなり出力信号の動作電位が下がるため、電流電
圧が低いとトランジスタＱ４のコレクターエミッタ間電
圧ＶＣ２が確保できなくなり、出力信号が負方向に振れ
なくなるという欠点がある。
く、可変型電源１１の電圧を上げるとトランジスタＱ４
のベース電圧が上り、結果的に負荷抵抗Ｒ３に流れる電
流ＩＣ４が多くなる。そして、負荷抵抗Ｒ３の電圧効果
が大きくなり出力信号の動作電位が下がるため、電流電
圧が低いとトランジスタＱ４のコレクターエミッタ間電
圧ＶＣ２が確保できなくなり、出力信号が負方向に振れ
なくなるという欠点がある。
［課題を解決するための手段］
本発明の利得制御増巾回路は上記課題を解決するために
利得に応じて、負荷に流れる電流を一定にさせる回路を
備えている。具体的には、第１の発明として 入力信号かベースに供給される第１のトランジスタと、
この第１のトランジスタと差動増巾器を構成する第２の
トランジスタを有し、一方のトランジスタのコレクタに
第３、第４のトランジスタのエミッタが共通に接続され
て、差動増巾器を構成する第３、第４のトランジスタを
有し、第４のトランジスタのコレクタに負荷抵抗を接続
して出力を取り出し、前記第３、第４のトランジスタの
ベース電圧を変化させて第３、第４のトランジスタのコ
レクタ電圧比を変化させることで利得を制御する利得制
御増巾回路において、前記コレクタ電圧比を検出する手
段と、 この検出出力に応じた電流値を前記第４のトランジスタ
のコレクタに流し込む流し込み回路とを備えた利得制御
増巾回路。
利得に応じて、負荷に流れる電流を一定にさせる回路を
備えている。具体的には、第１の発明として 入力信号かベースに供給される第１のトランジスタと、
この第１のトランジスタと差動増巾器を構成する第２の
トランジスタを有し、一方のトランジスタのコレクタに
第３、第４のトランジスタのエミッタが共通に接続され
て、差動増巾器を構成する第３、第４のトランジスタを
有し、第４のトランジスタのコレクタに負荷抵抗を接続
して出力を取り出し、前記第３、第４のトランジスタの
ベース電圧を変化させて第３、第４のトランジスタのコ
レクタ電圧比を変化させることで利得を制御する利得制
御増巾回路において、前記コレクタ電圧比を検出する手
段と、 この検出出力に応じた電流値を前記第４のトランジスタ
のコレクタに流し込む流し込み回路とを備えた利得制御
増巾回路。
第２の発明としては、この検出回路は複数のトランジス
タよりなる差動増巾器とし、 第３の発明は、この検出回路は前記第３、第４のトラン
ジスタのベースを各々のベースに接続させた第５、第６
のトランジスタよりなる差動増巾器とした。
タよりなる差動増巾器とし、 第３の発明は、この検出回路は前記第３、第４のトラン
ジスタのベースを各々のベースに接続させた第５、第６
のトランジスタよりなる差動増巾器とした。
第３の発明は、この検出回路は前記第３、第４のトラン
ジスタのベースを各々のベースに接続させた第５、第６
のトランジスタよりなる差動増巾器とした。
ジスタのベースを各々のベースに接続させた第５、第６
のトランジスタよりなる差動増巾器とした。
そして第４の発明は、前記流し込み回路は複数のトラン
ジスタよりなるカレントミラー回路とした。
ジスタよりなるカレントミラー回路とした。
第５の発明は、入力信号がベースに供給される第１のト
ランジスタと、この第１のトランジスタと差動増巾器を
構成する第２のトランジスタを有し、一方のトランジス
タのコレクタに第３、第４のトランジスタのエミッタが
共通に接続されて、差動増巾器を構成する第３、第４の
トランジスタを有し、第４のトランジスタのコレクタに
負荷抵抗を接続して出力を取り出し、前記第３、第４の
トランジスタのベース電圧を変化させて第３、第４のト
ランジスタのコレクタ電圧比を変化させることで利得を
制御する利得１ＶｉＩＩ御増巾回路において。
ランジスタと、この第１のトランジスタと差動増巾器を
構成する第２のトランジスタを有し、一方のトランジス
タのコレクタに第３、第４のトランジスタのエミッタが
共通に接続されて、差動増巾器を構成する第３、第４の
トランジスタを有し、第４のトランジスタのコレクタに
負荷抵抗を接続して出力を取り出し、前記第３、第４の
トランジスタのベース電圧を変化させて第３、第４のト
ランジスタのコレクタ電圧比を変化させることで利得を
制御する利得１ＶｉＩＩ御増巾回路において。
前記第３、第４のトランジスタのベースを各々のベース
に＃：続させな第５、第６のトランジスタよりなる差動
増巾器の第５のトランジスタのコレクタに流れる電流値
を第７、第８のトランジスタで構成されるカレントミラ
ー回路を介して前記第４のトランジスタのコレクタに流
し込む様にした利得制御増巾回路としな。
に＃：続させな第５、第６のトランジスタよりなる差動
増巾器の第５のトランジスタのコレクタに流れる電流値
を第７、第８のトランジスタで構成されるカレントミラ
ー回路を介して前記第４のトランジスタのコレクタに流
し込む様にした利得制御増巾回路としな。
口実維例コ
次に本発明について図面を参照して説明する。
第１図は、本発明の一実施例である。第２図の従来例に
トランジスタＱａ〜Ｑ ＋ １と定電流源５を追加した
ものである。具体的に従来技術に追加された回路は、差
動的にエミッタ共通で接続されたトランジスタＱ、。と
Ｑ ＋＋、そしてこのトランジスタＱ ＋ ｏのベース
はトランジスタＱ６のコレクタに結合され、トランジス
タＱ１１のベースはトランシ゛スタＱ７のコレクタに結
合されている。１〜ランシスタＱｌｏ、Ｑｌ□の共通エ
ミッタは、定電流ａ５を介して低位；源８に接続されて
いる。トランジスタＱユ、のコレクタは、高位電源７に
接続され、トランジスタＱ１ｏのコレクタは、トランジ
スタＱａ、Ｑ９により構成されるカレントミラー回ｉ％
ｆ；Ｃｕｌを介して高位；Ｑ７に接続されている。この
カレントミラー回路Ｃｕｌの具体的構成は、トランジス
タＱ、、Ｑ、のベースを共通とし、各々のエミッタは高
位電源７にＩ妾続され、トランシ゛スタＱ９のコレクタ
か共通とされたベースに接続されるとともに、トランジ
スタＱ、ｏのコレクタに接続されている。このようなカ
レントミラー回路のトランジスタＱ８のコレクタはトラ
ンジスタＱ４のコし・フタに接続されている。ここで定
電流ａ５に流れる電流を１４とする。
トランジスタＱａ〜Ｑ ＋ １と定電流源５を追加した
ものである。具体的に従来技術に追加された回路は、差
動的にエミッタ共通で接続されたトランジスタＱ、。と
Ｑ ＋＋、そしてこのトランジスタＱ ＋ ｏのベース
はトランジスタＱ６のコレクタに結合され、トランジス
タＱ１１のベースはトランシ゛スタＱ７のコレクタに結
合されている。１〜ランシスタＱｌｏ、Ｑｌ□の共通エ
ミッタは、定電流ａ５を介して低位；源８に接続されて
いる。トランジスタＱユ、のコレクタは、高位電源７に
接続され、トランジスタＱ１ｏのコレクタは、トランジ
スタＱａ、Ｑ９により構成されるカレントミラー回ｉ％
ｆ；Ｃｕｌを介して高位；Ｑ７に接続されている。この
カレントミラー回路Ｃｕｌの具体的構成は、トランジス
タＱ、、Ｑ、のベースを共通とし、各々のエミッタは高
位電源７にＩ妾続され、トランシ゛スタＱ９のコレクタ
か共通とされたベースに接続されるとともに、トランジ
スタＱ、ｏのコレクタに接続されている。このようなカ
レントミラー回路のトランジスタＱ８のコレクタはトラ
ンジスタＱ４のコし・フタに接続されている。ここで定
電流ａ５に流れる電流を１４とする。
動作は、トランジスタＱ１゜、Ｑ ｌ ｌで構成されて
いる差動増巾回路の各々のベースをトランジスタＱ３、
Ｑ４のベースに接続することでトランジスタＱ、 、Ｑ
、のベース電圧比をトランジスタＱ、０、Ｑ ｌ １の
ベースで検出し、トランジスタＱ ＋ｏのコレクタを流
をトランジスタＱａ 、Ｑ、のカレントミラー回＃！ｃ
ａｌによりトランジスタＱ４のコレクタに流し込むこと
で負荷抵抗Ｒ３の電圧降下を減少させている。これによ
り定電流源２と５の電流値１１．１．を電源電圧、出力
振巾を考慮した適正な値に設定すれば出力振巾を大きく
とることができる。
いる差動増巾回路の各々のベースをトランジスタＱ３、
Ｑ４のベースに接続することでトランジスタＱ、 、Ｑ
、のベース電圧比をトランジスタＱ、０、Ｑ ｌ １の
ベースで検出し、トランジスタＱ ＋ｏのコレクタを流
をトランジスタＱａ 、Ｑ、のカレントミラー回＃！ｃ
ａｌによりトランジスタＱ４のコレクタに流し込むこと
で負荷抵抗Ｒ３の電圧降下を減少させている。これによ
り定電流源２と５の電流値１１．１．を電源電圧、出力
振巾を考慮した適正な値に設定すれば出力振巾を大きく
とることができる。
すなわち可変型電源１ユの電圧をあげてこの利得制御増
巾回路の利得を上げたとしても、トランジスタＱ４およ
びＱ３のベース電位の変化分を差動的に接続されたトラ
ンジスタＱ １０． Ｑ Ｉ ＋によって検出し、その
変化分すなわちトランジスタＱ４のベース電圧上昇と負
荷抵抗３によるトランジスタＱ４のコレクタ電位の下降
分がカレントミラー回ＮＣｕ１を介してトランジスタＱ
４のコレクタに供給されることによって、先のトランジ
スタＱ４のコレクタ電位の降下は起こらない。
巾回路の利得を上げたとしても、トランジスタＱ４およ
びＱ３のベース電位の変化分を差動的に接続されたトラ
ンジスタＱ １０． Ｑ Ｉ ＋によって検出し、その
変化分すなわちトランジスタＱ４のベース電圧上昇と負
荷抵抗３によるトランジスタＱ４のコレクタ電位の下降
分がカレントミラー回ＮＣｕ１を介してトランジスタＱ
４のコレクタに供給されることによって、先のトランジ
スタＱ４のコレクタ電位の降下は起こらない。
なお、通常の増幅動作は従来の技術と同じように行なわ
れる。
れる。
：、発明の効果コ
以上説明したように本発明は、利得に応じて負荷に流れ
る電流を一定に保つことにより出力ＤＣレベルを一定に
したので出力振巾を大きくできるという効果を有する。
る電流を一定に保つことにより出力ＤＣレベルを一定に
したので出力振巾を大きくできるという効果を有する。
第１図は本発明の一実施例回路図。
第２図は従来の回路図。
１・・・入力端子 ２〜５・・・低電流源６・・・出
力端子 ７・・・高位電源８・・・定位電源 Ｒ３
・・・負荷抵抗Ｃｕｌ・・・カレントミラー回路 １１・・・可変型電源 Ｉ Ｃ４・・・第４のトランジスタのコレクタを流Ｑ１
・・・第１のトランジスタ Ｑ２・・・第２のトランジスタ Ｑ、・・・第３のトランジスタ Ｑ４・・・第４のトランジスタ Ｑ、・・第７のトランジスタ Ｑ、・・・第８のトランジスタ Ｑ、。・・・第５のトランジスタ Ｑｌ、・・・第６のトランジスタ Ｃｕｌ・・・カレントミラー回路 Ｑ １０とＱｌｌ・・検出手段 Ｑ８とＱ９・・・流し込み回路 第１図
力端子 ７・・・高位電源８・・・定位電源 Ｒ３
・・・負荷抵抗Ｃｕｌ・・・カレントミラー回路 １１・・・可変型電源 Ｉ Ｃ４・・・第４のトランジスタのコレクタを流Ｑ１
・・・第１のトランジスタ Ｑ２・・・第２のトランジスタ Ｑ、・・・第３のトランジスタ Ｑ４・・・第４のトランジスタ Ｑ、・・第７のトランジスタ Ｑ、・・・第８のトランジスタ Ｑ、。・・・第５のトランジスタ Ｑｌ、・・・第６のトランジスタ Ｃｕｌ・・・カレントミラー回路 Ｑ １０とＱｌｌ・・検出手段 Ｑ８とＱ９・・・流し込み回路 第１図
Claims (5)
- （１）入力信号がベースに供給される第１のトランジス
タと、この第１のトランジスタと差動増巾器を構成する
第２のトランジスタを有し、一方のトランジスタのコレ
クタに第３、第４のトランジスタのエミッタが共通に接
続されて、差動増巾器を構成する第３、第４のトランジ
スタを有し、第４のトランジスタのコレクタに負荷抵抗
を接続して出力を取り出し、前記第３、第４のトランジ
スタのベース電圧を変化させて第３、第４のトランジス
タのコレクタ電圧比を変化させることで利得を制御する
利得制御増巾回路において、 前記コレクタ電圧比を検出する検出手段と、この検出出
力に応じた電流値を前記第４のトランジスタのコレクタ
に流し込む流し込み回路とを備えた利得制御増巾回路。 - （２）前記検出回路は複数のトランジスタよりなる差動
増巾器である請求項１記載の利得制御増巾回路。 - （３）前記検出回路は前記第３、第４のトランジスタの
ベースを各々のベースに接続させた第５、第６のトラン
ジスタよりなる差動増巾器である請求項１および２記載
の利得制御増巾回路。 - （４）前記流し込み回路は複数のトランジスタよりなる
カレントミラー回路である請求項１記載の利得制御増巾
回路。 - （５）入力信号がベースに供給される第１のトランジス
タと、この第１のトランジスタと差動増巾器を構成する
第２のトランジスタを有し、一方のトランジスタのコレ
クタに第３、第４のトランジスタのエミッタが共通に接
続されて、差動増巾器を構成する第３、第４のトランジ
スタを有し、第４のトランジスタのコレクタに負荷抵抗
を接続して出力を取り出し、前記第３、第４のトランジ
スタのベース電圧を変化させて第３、第４のトランジス
タのコレクタ電圧比を変化させることで利得を制御する
利得制御増巾回路において、 前記第３、第４のトランジスタのベースを各々のベース
に接続させた第５、第６のトランジスタよりなる差動増
巾器の第５のトランジスタのコレクタに流れる電流値を
第７、第８のトランジスタで構成されるカレントミラー
回路を介して前記第４のトランジスタのコレクタに流し
込む様にした利得制御増巾回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2144103A JPH0437209A (ja) | 1990-05-31 | 1990-05-31 | 利得制御増巾回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2144103A JPH0437209A (ja) | 1990-05-31 | 1990-05-31 | 利得制御増巾回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0437209A true JPH0437209A (ja) | 1992-02-07 |
Family
ID=15354257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2144103A Pending JPH0437209A (ja) | 1990-05-31 | 1990-05-31 | 利得制御増巾回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0437209A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0355908A (ja) * | 1989-07-24 | 1991-03-11 | Nec Corp | 利得制御増幅回路 |
-
1990
- 1990-05-31 JP JP2144103A patent/JPH0437209A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0355908A (ja) * | 1989-07-24 | 1991-03-11 | Nec Corp | 利得制御増幅回路 |
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