JPH0355918B2 - - Google Patents
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- JPH0355918B2 JPH0355918B2 JP61184387A JP18438786A JPH0355918B2 JP H0355918 B2 JPH0355918 B2 JP H0355918B2 JP 61184387 A JP61184387 A JP 61184387A JP 18438786 A JP18438786 A JP 18438786A JP H0355918 B2 JPH0355918 B2 JP H0355918B2
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- address
- memory
- ram
- bits
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0638—Combination of memories, e.g. ROM and RAM such as to permit replacement or supplementing of words in one module by words in another module
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F8/00—Arrangements for software engineering
- G06F8/60—Software deployment
- G06F8/65—Updates
- G06F8/66—Updates of program code stored in read-only memory [ROM]
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
- G06F9/268—Microinstruction selection not based on processing results, e.g. interrupt, patch, first cycle store, diagnostic programs
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
- G06F9/322—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address
- G06F9/328—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address for runtime instruction patching
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Security & Cryptography (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Stored Programmes (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Detection And Correction Of Errors (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は読取り専用メモリに含まれるコードを
訂正（パツチング）するための装置に関する。
訂正（パツチング）するための装置に関する。
読取り専用メモリROMに組込まれたコードま
たはプログラムの制御下で働く全てのプロセツサ
に現われる問題は、コードは一度記憶されると、
設計上の問題や誤動作が起きても変更することが
出来ないので訂正が全く不可能なことである。
たはプログラムの制御下で働く全てのプロセツサ
に現われる問題は、コードは一度記憶されると、
設計上の問題や誤動作が起きても変更することが
出来ないので訂正が全く不可能なことである。
この問題に対する既知の解決策はエラーの起き
たROMを訂正されたコードを含む新たなモジユ
ールにより置き換えることである。この解決策は
大量に生産され、多数の顧客に納入される大規模
製造の機械には受け入れられない。
たROMを訂正されたコードを含む新たなモジユ
ールにより置き換えることである。この解決策は
大量に生産され、多数の顧客に納入される大規模
製造の機械には受け入れられない。
コードを読取り／書込みメモリRAMに書込む
ことも不可能である。何故ならば、この種のメモ
リは低密度であり、さらに読取り専用メモリより
も高価であるからである。
ことも不可能である。何故ならば、この種のメモ
リは低密度であり、さらに読取り専用メモリより
も高価であるからである。
置換されるコードのための訂正（パツチ）メモ
リとしてRAMメモリを用いることは既に知られ
ている。そのような技術はエラーが検出されたと
き訂正されたコードが記憶されるRAMロケーシ
ヨンを指す分岐命令を、コード内の選ばれた場所
にコード設計者が設けることを前提としている。
この解決策を実行するためには、コード設計者は
分岐命令が必要な場所、すなわちエラーが起きる
見込みの大きい場所を選ばねばならない。分岐命
令はたとえエラーがなくても実行されねばならな
いので、そのようなコードの制御下で働く機械の
性能は低下する。
リとしてRAMメモリを用いることは既に知られ
ている。そのような技術はエラーが検出されたと
き訂正されたコードが記憶されるRAMロケーシ
ヨンを指す分岐命令を、コード内の選ばれた場所
にコード設計者が設けることを前提としている。
この解決策を実行するためには、コード設計者は
分岐命令が必要な場所、すなわちエラーが起きる
見込みの大きい場所を選ばねばならない。分岐命
令はたとえエラーがなくても実行されねばならな
いので、そのようなコードの制御下で働く機械の
性能は低下する。
したがつて、本発明の目的は、エラーが検出さ
れたときプロセツサの性能を損うことなくコード
が訂正できるような方法でマシンの制御コードを
記憶する装置および方法を提供することにある。
れたときプロセツサの性能を損うことなくコード
が訂正できるような方法でマシンの制御コードを
記憶する装置および方法を提供することにある。
本発明の別の目的は上記方法を実行するための
アドレス指定機構を提供することにある。
アドレス指定機構を提供することにある。
本発明による装置および方法は次の様に読取り
専用メモリROMおよび読取り／書込みメモリ
RAMにコードを記憶することにある。コードの
大部分をROMメモリに記憶し、ｎ命令毎に１つ
の命令をRAMメモリに記憶する。これを行なう
ため、コードをｎ個の命令を含むブロツクに仮想
的に分割し、ブロツクの最初の命令をRAMメモ
リに記憶し、さらに以後のｎ−１個の命令を
ROMメモリに記憶する。このように定義したブ
ロツクの少なくとも１つの命令の実行中に誤動作
が起きたときは、対応する訂正されたブロツクを
RAMに記憶する。エラーのあるブロツクの前の
RAMメモリに置かれた命令を、訂正されたコー
ドを指示する分岐命令に変更する。
専用メモリROMおよび読取り／書込みメモリ
RAMにコードを記憶することにある。コードの
大部分をROMメモリに記憶し、ｎ命令毎に１つ
の命令をRAMメモリに記憶する。これを行なう
ため、コードをｎ個の命令を含むブロツクに仮想
的に分割し、ブロツクの最初の命令をRAMメモ
リに記憶し、さらに以後のｎ−１個の命令を
ROMメモリに記憶する。このように定義したブ
ロツクの少なくとも１つの命令の実行中に誤動作
が起きたときは、対応する訂正されたブロツクを
RAMに記憶する。エラーのあるブロツクの前の
RAMメモリに置かれた命令を、訂正されたコー
ドを指示する分岐命令に変更する。
命令のｋビツトのアドレスを通常通りコード・
アドレス・バス上に与える。ｎが２の累乗に等し
いときは、ｋ−ｘ個の最上位ビツト（ｎ＝2x）が
記憶され、かつROMメモリの代りにRAMメモ
リから実行される命令のアドレスを定義する。
アドレス・バス上に与える。ｎが２の累乗に等し
いときは、ｋ−ｘ個の最上位ビツト（ｎ＝2x）が
記憶され、かつROMメモリの代りにRAMメモ
リから実行される命令のアドレスを定義する。
アドレス指定回路はこのアドレス属性を認識し
て、ROMメモリではなくRAMメモリの、コー
ド・アドレスのｋ−１個の最上位ビツトにより定
義されたロケーシヨンに記憶される命令を取出す
ことができる。
て、ROMメモリではなくRAMメモリの、コー
ド・アドレスのｋ−１個の最上位ビツトにより定
義されたロケーシヨンに記憶される命令を取出す
ことができる。
第１図に示すように、本発明が実施されている
プロセツサは、アドレス指定回路１を包含してお
り、この回路はメモリ・アドレス・ビツトを発生
し、該ビツトはプロセツシング・ユニツト１１か
らコード・アドレス・バス９に与えられたコー
ド・アドレス・ビツトからバス３上のROMメモ
リ５とRAMメモリ７に与えられる。
プロセツサは、アドレス指定回路１を包含してお
り、この回路はメモリ・アドレス・ビツトを発生
し、該ビツトはプロセツシング・ユニツト１１か
らコード・アドレス・バス９に与えられたコー
ド・アドレス・ビツトからバス３上のROMメモ
リ５とRAMメモリ７に与えられる。
バス９からのアドレス・ビツトはゲート手段１
３に与えられ、ゲート手段１３はメモリ・アドレ
ス・ビツトをバス３に、RAM／ROMメモリ選
択信号を線４に与え、上記メモリ・アドレス・ビ
ツトと選択信号はコード・アドレスのｘ個の最下
位ビツトの値に応じてRAMメモリ７または
ROMメモリ５をアクセスさせる。
３に与えられ、ゲート手段１３はメモリ・アドレ
ス・ビツトをバス３に、RAM／ROMメモリ選
択信号を線４に与え、上記メモリ・アドレス・ビ
ツトと選択信号はコード・アドレスのｘ個の最下
位ビツトの値に応じてRAMメモリ７または
ROMメモリ５をアクセスさせる。
本発明の好適な一実施例では、ｘを３に等しく
選ぶが、このことは８命令毎に１つの命令を
RAMに記憶し、アドレスの３個の最下位ビツト
を試験することを意味する。それらが０に等しい
ときは、ゲート手段はRAMメモリを選択するた
め作用する選択信号を線４に与え、またバス３
に、RAMメモリの訂正（パツチ）領域が訂正
（パツチ）領域に対する分岐命令の実行によりア
ドレスされるときを除いて所期のRAMロケーシ
ヨンをアクセスするためコード・アドレスのｋ−
ｘ個の最上位アドレス・ビツトを与える。コー
ド・アドレスのこれら最下位ビツトが０に等しく
ないときは、ゲート手段はROMメモリを選択す
るため作用する選択信号を線４に与え、さらに所
期のROMロケーシヨンをアクセスするためｋ個
のコード・アドレス・ビツトをバス３に与える。
選ぶが、このことは８命令毎に１つの命令を
RAMに記憶し、アドレスの３個の最下位ビツト
を試験することを意味する。それらが０に等しい
ときは、ゲート手段はRAMメモリを選択するた
め作用する選択信号を線４に与え、またバス３
に、RAMメモリの訂正（パツチ）領域が訂正
（パツチ）領域に対する分岐命令の実行によりア
ドレスされるときを除いて所期のRAMロケーシ
ヨンをアクセスするためコード・アドレスのｋ−
ｘ個の最上位アドレス・ビツトを与える。コー
ド・アドレスのこれら最下位ビツトが０に等しく
ないときは、ゲート手段はROMメモリを選択す
るため作用する選択信号を線４に与え、さらに所
期のROMロケーシヨンをアクセスするためｋ個
のコード・アドレス・ビツトをバス３に与える。
第１図に概略的に示すように、ROMメモリ５
は命令m1、m2…m7；m9…m15；m17…等を含
んでおり、RAMメモリ７は命令m0、m8；m16
等を含んでいる。したがつて、コードは次のよう
に実行される。RAM７から最初の命令m0、次に
ROM５から７個の命令m1−m7、次にRAM７か
ら命令m8という具合である。
は命令m1、m2…m7；m9…m15；m17…等を含
んでおり、RAMメモリ７は命令m0、m8；m16
等を含んでいる。したがつて、コードは次のよう
に実行される。RAM７から最初の命令m0、次に
ROM５から７個の命令m1−m7、次にRAM７か
ら命令m8という具合である。
RAMメモリ７は上で定義した命令を含むコー
ド領域と、エラーを含むブロツクを訂正（パツチ
ング）するため用いる訂正（パツチ）領域を有す
る。そのようなブロツクが発見されたときは、通
常RAMメモリに記憶されている命令を含む訂正
されたブロツクを、通常ブロツクの最初の命令を
含むRAMロケーシヨンに見出されるアドレスを
アドレスにおける訂正（パツチ）領域に記憶す
る。このことはこのロケーシヨンの内容を分岐ア
ドレス値に変更することを意味する。したがつ
て、このRAMメモリ・ロケーシヨンがアドレス
されると、訂正（パツチ）領域への分岐が生じ、
エラーを含むROMブロツクの代りに訂正された
命令ブロツクが実行される。
ド領域と、エラーを含むブロツクを訂正（パツチ
ング）するため用いる訂正（パツチ）領域を有す
る。そのようなブロツクが発見されたときは、通
常RAMメモリに記憶されている命令を含む訂正
されたブロツクを、通常ブロツクの最初の命令を
含むRAMロケーシヨンに見出されるアドレスを
アドレスにおける訂正（パツチ）領域に記憶す
る。このことはこのロケーシヨンの内容を分岐ア
ドレス値に変更することを意味する。したがつ
て、このRAMメモリ・ロケーシヨンがアドレス
されると、訂正（パツチ）領域への分岐が生じ、
エラーを含むROMブロツクの代りに訂正された
命令ブロツクが実行される。
RAM訂正領域に記憶された訂正されたブロツ
クの終りに、通常のコードの実行に戻るよう分岐
命令を記憶する。
クの終りに、通常のコードの実行に戻るよう分岐
命令を記憶する。
分岐アドレスは特定の構成を有する。これは訂
正されたコードをRAMメモリで実行するとき訂
正されたブロツクの終りの分岐命令を実行するま
でバス９上のコード・アドレスのシフトは全く生
じないことを保証するので、訂正（パツチ）領域
をアクセスする時間の間、線４上の選択信号は
RAMを選択するよう作用し、さらにバス３上の
メモリ・アドレス・ビツトはバス９上のコード・
アドレス・ビツトと同じとなる。
正されたコードをRAMメモリで実行するとき訂
正されたブロツクの終りの分岐命令を実行するま
でバス９上のコード・アドレスのシフトは全く生
じないことを保証するので、訂正（パツチ）領域
をアクセスする時間の間、線４上の選択信号は
RAMを選択するよう作用し、さらにバス３上の
メモリ・アドレス・ビツトはバス９上のコード・
アドレス・ビツトと同じとなる。
第２図はｋが13に等しく選ばれ、さらにｘが３
に等しい特定の場合においてメモリ・アドレス・
ビツトをバス３に、RAM／ROM選択信号を線
４に発生するアドレス指定回路を示す。当業者は
ｋおよびｘが別の値を有する場合にこの回路を変
更できるであろう。
に等しい特定の場合においてメモリ・アドレス・
ビツトをバス３に、RAM／ROM選択信号を線
４に発生するアドレス指定回路を示す。当業者は
ｋおよびｘが別の値を有する場合にこの回路を変
更できるであろう。
シフト制御回路２０はその出力線２２に、
RAMのコード領域内の命令がアクセスさせると
きバス９上のコード・アドレス・ビツトを最下位
ビツトの方にシフトされるように作用するシフト
制御信号を発生する。出力線２２上のシフト制御
信号が不作用でなければならないのは、RAMの
訂正（パツチ）領域がアクセスされるとき、すな
わち訂正（パツチ）領域における訂正されたブロ
ツクを指示するためRAMコード領域から読まれ
た分岐命令のデコーデイングによりRAMアドレ
スが与えられるときである。
RAMのコード領域内の命令がアクセスさせると
きバス９上のコード・アドレス・ビツトを最下位
ビツトの方にシフトされるように作用するシフト
制御信号を発生する。出力線２２上のシフト制御
信号が不作用でなければならないのは、RAMの
訂正（パツチ）領域がアクセスされるとき、すな
わち訂正（パツチ）領域における訂正されたブロ
ツクを指示するためRAMコード領域から読まれ
た分岐命令のデコーデイングによりRAMアドレ
スが与えられるときである。
シフト制御回路２０はNANDゲート２６を含
み、ゲート２６はその入力の３つにバス９からの
コード・アドレスのインバータ２１，２３，２５
により反転された最下位ビツト１２，１１，１０
を受取り、その４番目の入力にRAM７の訂正
（パツチ）領域がアドレスされたとき、（ビツト
０、１＝０）にのみ作用する（レベル０）抑止信
号を受取る。したがつて、コード・アドレスの３
個の最下位ビツトが０であるとき、さらに訂正
（パツチ）領域がアドレスされないときは、線２
２上の出力信号は、後述するように、レベル０で
作用し、バス９上のアドレス・ビツトをシフト回
路３０においてシフトさせる。
み、ゲート２６はその入力の３つにバス９からの
コード・アドレスのインバータ２１，２３，２５
により反転された最下位ビツト１２，１１，１０
を受取り、その４番目の入力にRAM７の訂正
（パツチ）領域がアドレスされたとき、（ビツト
０、１＝０）にのみ作用する（レベル０）抑止信
号を受取る。したがつて、コード・アドレスの３
個の最下位ビツトが０であるとき、さらに訂正
（パツチ）領域がアドレスされないときは、線２
２上の出力信号は、後述するように、レベル０で
作用し、バス９上のアドレス・ビツトをシフト回
路３０においてシフトさせる。
訂正（パツチング）をRAMに実施するとき
は、エラーのブロツクに先行するコードRAMロ
ケーシヨンの内容を、訂正（パツチ）領域ロケー
シヨンを指示する命令に変更する。
は、エラーのブロツクに先行するコードRAMロ
ケーシヨンの内容を、訂正（パツチ）領域ロケー
シヨンを指示する命令に変更する。
訂正（パツチ）領域アドレスではそれらの３個
の最下位ビツトは一瞬の間０になることがあるの
で、線２２上のシフト制御信号はそのとき不作用
（レベル１）でなければならない。したがつて、
RAMアドレスが２個の最上位ビツトは常に０で
あり、さらにROMアドレスの２つの最上位ビツ
トの少くとも１つが常に１である本発明の特定の
実施例では、バス９上のコード・アドレスの２個
の最上位ビツトが０であるとき、これは訂正（パ
ツチ）領域に対する分岐命令が実行されることを
意味するが、シフト制御信号をたとえビツト１
２，１１および１０が０であつても不作用にす
る。バス９上のコード・アドレスの最上位ビツト
０および１をOR回路２８に与える。したがつ
て、これらのビツトが０であるときは、NAND
ゲート２６の抑止入力にその出力が接続されてい
るOR回路２８は線２２上のシフト制御信号が作
用するのを防止する。
の最下位ビツトは一瞬の間０になることがあるの
で、線２２上のシフト制御信号はそのとき不作用
（レベル１）でなければならない。したがつて、
RAMアドレスが２個の最上位ビツトは常に０で
あり、さらにROMアドレスの２つの最上位ビツ
トの少くとも１つが常に１である本発明の特定の
実施例では、バス９上のコード・アドレスの２個
の最上位ビツトが０であるとき、これは訂正（パ
ツチ）領域に対する分岐命令が実行されることを
意味するが、シフト制御信号をたとえビツト１
２，１１および１０が０であつても不作用にす
る。バス９上のコード・アドレスの最上位ビツト
０および１をOR回路２８に与える。したがつ
て、これらのビツトが０であるときは、NAND
ゲート２６の抑止入力にその出力が接続されてい
るOR回路２８は線２２上のシフト制御信号が作
用するのを防止する。
回路３０はANDゲート３２，３４，３６、論
理回路３８−０から３８−９およびインバータ４
０を含んでいる。
理回路３８−０から３８−９およびインバータ４
０を含んでいる。
ANDゲート３２，３４および３６の最初の入
力はコード・アドレス・バス９からビツト０，１
および２をそれぞれ受取る。NANDゲート２６
の出力線２２はこれらANDゲート３２，３４お
よび３６の２番目の入力に接続されるので、シフ
ト制御信号がレベル０において作用するとき、こ
れらのANDゲートはバス３上のメモリ・アドレ
ス・ビツトのビツト０，１，２である０出力信号
を与える。
力はコード・アドレス・バス９からビツト０，１
および２をそれぞれ受取る。NANDゲート２６
の出力線２２はこれらANDゲート３２，３４お
よび３６の２番目の入力に接続されるので、シフ
ト制御信号がレベル０において作用するとき、こ
れらのANDゲートはバス３上のメモリ・アドレ
ス・ビツトのビツト０，１，２である０出力信号
を与える。
線２２上のシフト信号が不作用である。すなわ
ちレベル１にあるときは、ANDゲートはバス９
上のコード・アドレスのビツト０，１，２をバス
３のメモリ・アドレスのビツト０，１，２として
与える。
ちレベル１にあるときは、ANDゲートはバス９
上のコード・アドレスのビツト０，１，２をバス
３のメモリ・アドレスのビツト０，１，２として
与える。
回路３８−０ないし３８−９の各々はバス９上
のコード・アドレスの２つのビツトを受取り、線
２２上のシフト制御信号が作用しているか否かに
応じてそれらのビツトの一方または他方をその出
力に与える。例えば、回路３８−０はコード・ア
ドレス・バス９からビツト３および０を受取り、
シフト制御信号が不作用のとき（シフト無し）は
ビツト３を、シフト制御信号が作用するときはビ
ツト０をその出力に与える。このことはシフト制
御信号が作用するときバス９上のコード・アドレ
ス・ビツトをメモリ・アドレス・バス３上の最下
位ビツトの方へシフトさせる。
のコード・アドレスの２つのビツトを受取り、線
２２上のシフト制御信号が作用しているか否かに
応じてそれらのビツトの一方または他方をその出
力に与える。例えば、回路３８−０はコード・ア
ドレス・バス９からビツト３および０を受取り、
シフト制御信号が不作用のとき（シフト無し）は
ビツト３を、シフト制御信号が作用するときはビ
ツト０をその出力に与える。このことはシフト制
御信号が作用するときバス９上のコード・アドレ
ス・ビツトをメモリ・アドレス・バス３上の最下
位ビツトの方へシフトさせる。
論理回路３８−０ないし３８−９は２つの
ANDゲート４２および４４とORゲート４６から
なる。例えば、回路３８−０では、ANDゲート
４２はバス上９上のコード・アドレスのビツト３
およびシフト制御信号を受取り、ANDゲート４
４はバス９からコード・アドレスのビツト０およ
びインバータ４０により反転されたシフト制御信
号を受取る。ORゲート４６はANDゲート４２お
よび４４の出力に接続する。したがつて、シフト
制御信号が作用するとき（レベル０）、ANDゲー
ト４２の出力は０レベルにあり、ANDゲート４
４はコード・アドレスのビツト０をOR回路４６
に与える。したがつてバス３上のメモリ・アドレ
スのビツト３はコード・アドレスのビツト０に等
しい。
ANDゲート４２および４４とORゲート４６から
なる。例えば、回路３８−０では、ANDゲート
４２はバス上９上のコード・アドレスのビツト３
およびシフト制御信号を受取り、ANDゲート４
４はバス９からコード・アドレスのビツト０およ
びインバータ４０により反転されたシフト制御信
号を受取る。ORゲート４６はANDゲート４２お
よび４４の出力に接続する。したがつて、シフト
制御信号が作用するとき（レベル０）、ANDゲー
ト４２の出力は０レベルにあり、ANDゲート４
４はコード・アドレスのビツト０をOR回路４６
に与える。したがつてバス３上のメモリ・アドレ
スのビツト３はコード・アドレスのビツト０に等
しい。
シフト制御信号が不作用であるとき、ANDゲ
ート４４は０出力信号を与え、ANDゲート４２
はコード・アドレスのビツト３をOR回路４６に
与える。したがつて、バス３上のメモリ・アドレ
スのビツト３は、コード・アドレスのビツト３に
等しい。
ート４４は０出力信号を与え、ANDゲート４２
はコード・アドレスのビツト３をOR回路４６に
与える。したがつて、バス３上のメモリ・アドレ
スのビツト３は、コード・アドレスのビツト３に
等しい。
選択回路５０はRAM／ROM選択信号をその
出力線４に与える。例えば、この信号はRAMが
選択されるときレベル１に、ROMが選択される
ときレベル０になる。
出力線４に与える。例えば、この信号はRAMが
選択されるときレベル１に、ROMが選択される
ときレベル０になる。
上記選択回路は２つのANDゲート５２および
５４とORゲート５６を含んでいる。ANDゲート
５２の入力はバス９からコード・アドレスのビツ
ト１２，１１および１０を反転したものを受取
り、これらのビツトが０のときに出力信号を１に
するが、これはRAMがアドレスされることを意
味する。ANDゲート５４の入力はバス９からイ
ンバータ５３および５５により反転されたコー
ド・アドレスのビツト０および１を受取り、これ
らのビツトが０のとき出力信号を１にするが、こ
れはRAMメモリ７の訂正（パツチ）領域がアド
レスされることを意味する。
５４とORゲート５６を含んでいる。ANDゲート
５２の入力はバス９からコード・アドレスのビツ
ト１２，１１および１０を反転したものを受取
り、これらのビツトが０のときに出力信号を１に
するが、これはRAMがアドレスされることを意
味する。ANDゲート５４の入力はバス９からイ
ンバータ５３および５５により反転されたコー
ド・アドレスのビツト０および１を受取り、これ
らのビツトが０のとき出力信号を１にするが、こ
れはRAMメモリ７の訂正（パツチ）領域がアド
レスされることを意味する。
ANDゲート５２，５４の出力はORゲート５６
に与えられ、ORゲート５６はしたがつてその出
力４にRAM／ROM選択信号を発生する。
に与えられ、ORゲート５６はしたがつてその出
力４にRAM／ROM選択信号を発生する。
第１図は本発明が実施されているプロセツサの
概略図、第２図は本発明の実施を可能にするアド
レス指定回路の概略図である。 １……アドレス指定回路、２……ゲート手段、
５……読出し専用メモリROM、７……読出し／
書込みメモリRAM、１１……プロセツシング・
ユニツト、２０……シフト制御回路、３０……シ
フト回路。
概略図、第２図は本発明の実施を可能にするアド
レス指定回路の概略図である。 １……アドレス指定回路、２……ゲート手段、
５……読出し専用メモリROM、７……読出し／
書込みメモリRAM、１１……プロセツシング・
ユニツト、２０……シフト制御回路、３０……シ
フト回路。
Claims (1)
- １ プロセツサの制御コードをｎ個の命令を持つ
複数のブロツクに仮想的に分割し、各ブロツクの
最初の命令を読取り／書込みメモリに記憶し、各
ブロツクの後続のｎ−１個の命令を読取り専用メ
モリに記憶し、上記ブロツクにエラーが発見され
た時、読取り／書込みメモリに記憶されている上
記ブロツクの最初の命令を訂正されたブロツクが
記憶される読取り／書込みメモリ内の訂正領域を
指向する分岐アドレス値を含む分岐命令に置き換
えること、を特徴とするプロセツサの制御コード
記憶装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP85430033.2 | 1985-09-24 | ||
| EP19850430033 EP0215992B1 (en) | 1985-09-24 | 1985-09-24 | Method for storing the control code of a processor allowing effective code modification and addressing circuit therefor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6273499A JPS6273499A (ja) | 1987-04-04 |
| JPH0355918B2 true JPH0355918B2 (ja) | 1991-08-26 |
Family
ID=8194583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61184387A Granted JPS6273499A (ja) | 1985-09-24 | 1986-08-07 | プロセツサの制御コ−ド記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0215992B1 (ja) |
| JP (1) | JPS6273499A (ja) |
| CA (1) | CA1250665A (ja) |
| DE (1) | DE3581939D1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5321844A (en) * | 1990-12-20 | 1994-06-14 | Siemens Aktiengesellschaft | Method for error correction of software errors in a communication system |
| JPH04112913U (ja) * | 1991-03-15 | 1992-10-01 | 祐二 寺田 | 暗闇用標識 |
| JPH0764784A (ja) * | 1993-08-31 | 1995-03-10 | Nec Corp | マイクロコンピュータ |
| US6105120A (en) * | 1997-01-28 | 2000-08-15 | U.S. Philips Corporation | Method for implementing multiple format addressing in an embedded microcontroller, a compiler being arranged for implementing the method, and a microcontroller being arranged for using the method and compiler |
| US8689204B2 (en) | 2009-02-28 | 2014-04-01 | Blackberry Limited | Methods and tools for creation of read-only-memory software binary images and corresponding software patches |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2256705A5 (ja) * | 1973-12-27 | 1975-07-25 | Cii | |
| JPS51144142A (en) * | 1975-06-06 | 1976-12-10 | Hitachi Ltd | Information processing |
| DE2813542C3 (de) * | 1978-03-29 | 1980-10-09 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Verfahren und Anordnung zur Modifizierung von Adressen für die Speicheransteuerung eines Ein-Chip-Mikrocomputers mit extern erweiterbarem Speicher |
| DE2854976B2 (de) * | 1978-12-20 | 1980-10-09 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Verfahren zum korrigierbaren Speichern von Programmen in einem Festspeicher |
-
1985
- 1985-09-24 DE DE8585430033T patent/DE3581939D1/de not_active Expired - Lifetime
- 1985-09-24 EP EP19850430033 patent/EP0215992B1/en not_active Expired
-
1986
- 1986-04-09 CA CA000506148A patent/CA1250665A/en not_active Expired
- 1986-08-07 JP JP61184387A patent/JPS6273499A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| EP0215992A1 (en) | 1987-04-01 |
| DE3581939D1 (de) | 1991-04-04 |
| JPS6273499A (ja) | 1987-04-04 |
| EP0215992B1 (en) | 1991-02-27 |
| CA1250665A (en) | 1989-02-28 |
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