JPH0764784A - マイクロコンピュータ - Google Patents

マイクロコンピュータ

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JPH0764784A
JPH0764784A JP5215616A JP21561693A JPH0764784A JP H0764784 A JPH0764784 A JP H0764784A JP 5215616 A JP5215616 A JP 5215616A JP 21561693 A JP21561693 A JP 21561693A JP H0764784 A JPH0764784 A JP H0764784A
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JP
Japan
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program
address
microcomputer
instruction
memory
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Pending
Application number
JP5215616A
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English (en)
Inventor
Hideki Sakamoto
英樹 坂本
Toshinori Tamura
俊則 田村
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NEC Corp
Original Assignee
NEC Corp
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Publication date
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Priority to KR1019940021528A priority patent/KR970011215B1/ko
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    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
    • G06F9/322—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address
    • G06F9/328—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address for runtime instruction patching
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F8/00—Arrangements for software engineering
    • G06F8/60—Software deployment
    • G06F8/65—Updates
    • G06F8/66—Updates of program code stored in read-only memory [ROM]

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  • Engineering & Computer Science (AREA)
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  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Security & Cryptography (AREA)
  • Quality & Reliability (AREA)
  • Microcomputers (AREA)
  • Stored Programmes (AREA)
  • Debugging And Monitoring (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

(57)【要約】 【目的】 マイクロコンピュータの製造後にＲＯＭに内
蔵されたプログラムのバグを修正して使用できるように
する。 【構成】 命令実行部５は、シリアルインタフェース１
０を介して、メモリ１４からバグのアドレスおよび修正
プログラムを読み込み、それぞれレジスタ９、ＲＡＭ４
に格納する。プログラムの実行アドレスがバグのアドレ
スに達すると、プログラムカウンタ１のデータがレジス
タ９のデータと一致するので比較回路６が選択信号１２
を出力し、選択回路７は分岐命令発生回路８を選択し命
令実行部５に分岐命令を供給する。このため命令実行部
５は分岐命令を実行し、ＲＡＭ４に格納された修正後の
プログラムに分岐してこれを実行する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は情報処理装置に関し、特
に単一半導体基板上に少なくとも、命令を解読し実行す
る命令実行部と、プログラムが格納されるプログラムメ
モリと、前記プログラムメモリのアドレスを順次指し示
し、内容を出力させるプログラムカウンタと、外部から
データを取得するインタフェース手段とを集積したマイ
クロコンピュータに関する。
【０００２】
【従来の技術】マイクロコンピュータは演算、制御機能
を有するＣＰＵと、プログラムメモリ、データメモリ、
ポートやタイマなどの周辺機能を１チップに集積したも
ので、家電機器や映像、音響機器などあらゆる分野で応
用されている。
【０００３】これらのマイクロコンピュータのプログラ
ムは通常マスクＲＯＭ（マイクロコンピュータの製造段
階でデータを書込むＲＯＭ）であり、製造後に書き換え
ることはできない。
【０００４】一方、これらのプログラムは応用機器の開
発と同時に作成するものであって、応用機器が未完成な
状態でプログラムを作成することが多い。また、その容
量もたとえば３２Ｋバイトというように膨大なものとな
っている。したがって、製品化前後にプログラムのバグ
（誤り）が発見されることが多い。
【０００５】マイクロコンピュータを製造した後にバグ
を発見した場合、上述のようにプログラムを書き換えて
修正することができないため、製造したマイクロコンピ
ュータは使用できず、無駄になってしまう。家電製品の
場合、新製品の発売時に製造する製品の数量は数万台で
あり、マイクロコンピュータの価格が１個５百円程度と
すると、数千万円の損失になる。もしマイクロコンピュ
ータを応用機器に実装した後であれば、これらの機器は
不良品として廃棄しなければならないため、さらに損失
が大きい。また、バグを修正したプログラムを作成して
も、新たにマイクロコンピュータを発注し製造するた
め、発注のための費用が発生するし、修正後のマイクロ
コンピュータを入手するまでの期間は応用機器を製造で
きないため、発売が遅れ、機会損失がある。
【０００６】このような欠点を解消するため、特開平３
−１８６９２７号公報では、マイクロコンピュータの製
造後にプログラムの特定箇所を別のプログラムに置き換
える方法を開示している。これはマイクロコンピュータ
の応用上、よく使用される外付けの不揮発性メモリに着
目したものである。このメモリは応用システムの機械的
なバラ付きを調整するデータなど、製造後に１台１台異
なる値を設定するために用いられている。この不揮発性
メモリの空き領域を利用し、バグのアドレスと修正後の
プログラムを格納しておき、マイクロコンピュータを特
定の動作モードにすることによりこれらを内部の専用メ
モリ（ＲＡＭ）に格納する。バグのアドレスに到達する
と内部のプログラムメモリの代りにこれらの専用メモリ
を選択するように構成されており、この結果バグを修正
したプログラムを実行するようになっている。外付けの
不揮発性メモリは、バグのあるなしにかかわらず必要な
ものであるから、応用装置の構成をあまり変更せずにバ
グを修正できる可能性がある。
【０００７】
【発明が解決しようとする課題】ところが上記公報で
は、マイクロコンピュータを特定の動作モードにする必
要があるため、マイクロコンピュータに専用の端子を設
けるか、モードを変更するために特殊信号を印加するよ
うにするなど、動作モード設定のための手段が必要であ
った。専用端子を設けた場合はマイクロコンピュータの
機能端子数が減ってしまうし、特殊信号を印加する構成
とした場合はその信号を発生する外付け回路が必要とな
るという欠点があった。また、専用端子の処理や外付け
回路の存在により、外見からプログラムにバグが存在す
ることが明白にわかってしまい、その修正したプログラ
ムは外付けの不揮発性メモリに格納されていることが容
易に類推される。このメモリは容易に読み出されるう
え、このメモリに修正後のプログラムを格納する場合の
様式は、マイクロコンピュータの機能仕様として第三者
に入手可能であることから、プログラムの一部が第三者
に読み出されてしまい、著作権の侵害や機密事項の漏洩
の問題もある。また、バグを含む部分を実行する代わり
に専用メモリを選択して実行するので、バグを含む部分
と同一の容量の専用メモリが必ず必要である。バグが大
規模で修正が困難な場合に、単にバグを含む部分の仕様
を削除し、何もしないようにする選択もあるはずである
が、上記公報ではそれが実施できず、バグを含む部分の
容量が専用メモリの容量を越える場合は必ず修正できな
い。大規模なバグを修正できるように専用メモリの容量
を大きくした場合、この専用メモリはバグがない場合は
全く無駄なハードウェアであるので、マイクロコンピュ
ータの性能価格比を著しく悪化させる。
【０００８】本発明の目的は、マイクロコンピュータの
機能端子を減らしたり、外付け回路が不要で、プログラ
ムが第三者に読み出されることなく、マイクロコンピュ
ータの製造後に、プログラムのバクが存在するアドレス
の実行を回避し、修正後のプログラムを実行できるマイ
クロコンピュータを提供することにある。
【０００９】
【課題を解決するための手段】本発明のマイクロコンピ
ュータは、インタフェース手段を介しマイクロコンピュ
ータ外部から取得する特定アドレス情報を記憶する記憶
手段と、前記記憶手段の内容と前記プログラムカウンタ
の内容とを比較し、一致した場合には選択信号を出力す
る比較手段と、前記命令実行部が実行可能で、プログラ
ムの実行番地を変更する分岐命令を出力する分岐命令出
力手段と、前記選択信号が真のときは前記分岐命令を選
択し、前記選択信号が偽のときは前記プログラムメモリ
の内容を選択し、前記命令実行部に供給する選択手段を
有し、命令実行部は、前記プログラムメモリに格納され
たプログラムに従って、マイクロコンピュータ外部から
前記インタフェース手段を介し前記特定アドレス情報を
取得し、前記特定アドレス情報を前記記憶手段に格納
し、前記アドレス検出信号が真のときは前記分岐命令を
実行し、前記特定アドレス情報とは異なるアドレスから
始まる、プログラムメモリに格納されたプログラムを実
行することを特徴とする。
【００１０】
【作用】本発明は、プログラムの実行が開始された後、
特定アドレスに達すると、分岐命令を実行し、特定アド
レスとは異なるアドレスから始まるプログラムを実行す
ることにより、プログラムのバグが存在するアドレスの
実行を回避し、修正後のプログラムを実行できるように
したものである。
【００１１】請求項２の発明は、特定のアドレス情報を
記憶する記憶手段を複数設け、プログラムのバグが複数
存在する場合もバグを修正できるようにしたものであ
る。
【００１２】請求項３の発明は、マイクロコンピュータ
外部から特定プログラムを取得し、プログラムメモリの
うち所定アドレスから始まる領域に特定プログラムを格
納し、プログラムのバグが存在するアドレスの実行を回
避し、特定プログラムを実行するようにしたものであ
る。
【００１３】請求項４の発明は、請求項３の発明におい
て、特定のアドレス情報を記憶する記憶手段を複数設け
たものである。
【００１４】請求項５の発明は、記憶手段の内容が書き
換えられてプログラムが暴走するのを防止するためにイ
ネーブルフラグを設け、プログラムにバグがなく、修正
する必要のないときは比較手段の出力を無効にするよう
にしたものである。
【００１５】請求項６の発明は、イネーブルフラグを操
作するための情報をマイクロコンピュータ外部から取得
するようにしたものである。
【００１６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
【００１７】（第１の実施例）図１は本発明の第１の実
施例のマイクロコンピュータのブロック図である。
【００１８】プログラムカウンタ１は命令実行部５が実
行すべき命令が格納されているアドレスを順次指し示す
１６ビットのカウンタで、アドレスバス２にアドレスを
出力する。アドレスバス２はアドレスを伝送する１６ビ
ット幅のバスである。ＲＯＭ３は読み出し専用メモリで
あり、アドレスバス２からアドレスを入力し、データバ
ス１１にデータを出力する。ＲＯＭ３はアドレス０００
０Ｈ〜ＢＦＦＦＨ（Ｈは１６進表示の意味）の空間に存
在する。ＲＡＭ４は読み出し書き込み可能メモリであ
り、アドレスバス２からアドレスを入力し、データバス
１１との間でデータをやりとりする。ＲＡＭ４はアドレ
スＦ４００Ｈ〜Ｆ７ＦＦＨの空間に存在する。ＲＯＭ
３、ＰＡＭ４はいずれも、プログラムメモリまたはデー
タメモリのどちらにも使用される。命令実行部５は命令
を解読し実行するブロックで、マイクロコンピュータ１
３内の各ブロックを制御する。比較手段である比較回路
６はプログラムカウンタ１の内容をアドレスバス２を介
して入力するとともに記憶手段であるレジスタ９の内容
を入力して両者を比較し、一致した場合はハイレベルの
選択信号１２を出力し、一致しない時はロウレベルの選
択信号１２を出力する。選択手段である選択回路７は、
選択信号１２がハイレベルの時は分岐命令発生回路８の
出力を選択し、ロウレベルの時はデータバス１１上のデ
ータを選択し、命令実行部５に出力する。分岐命令発生
手段である分岐命令発生回路８は絶対分岐命令「ＢＲ
！Ｆ７ＦＤＨ」（アドレスＦ７ＦＤ７Ｈに分岐する）の
命令コードを発生する。レジスタ９はプログラムの実行
を回避したい特定アドレスを記憶するための１６ビット
幅のレジスタである。インタフェイス手段であるシリア
ルインタフェース１０はマイクロコンピュータ１３外部
のメモリ１４の内容をマイクロコンピュータ１３の内部
に取り込み、データバス１１に出力する。データバス１
１は８ビット幅のデータバスである。選択信号１２はプ
ログラムカウンタ１とレジスタ９の内容が一致したかど
うかを示す信号で、ハイレベルのとき一致、ロウレベル
のとき不一致を示している。メモリ１４はシリアルイン
タフェースを内蔵した不揮発性メモリで、内容をシリア
ルデータとして読み出すことができる。従来例ではメモ
リ１４には応用機器の調整データなどのように、製造後
に変更したいデータが格納されていたが、本実施例では
このようなデータのほかに、プログラムのバグのアドレ
スおよび修正後のプログラムが格納されている。
【００１９】次に、本実施例のマイクロコンピュータ１
３の動作を説明する。マイクロコンピュータ１３のプロ
グラムがＲＯＭ３に格納されており、このプログラムに
バグがあり、これを回避する例を述べる。プログラム
は、図４のメモリマップのように、アドレス０１００Ｈ
からＢＦＦＦＨに存在し、そのうち１０００Ｈから１０
０ＦＨの間にバグが存在する。
【００２０】マイクロコンピュータ１３はリセット解除
とともに、ＲＯＭ３のアドレス００００Ｈに存在するベ
クタテーブル０１００Ｈを参照してこれをプログラムカ
ウンタ１に格納し、アドレス０１００Ｈからプログラム
の実行を開始する。プログラムの冒頭部分にはマイクロ
コンピュータ１３の各部を初期化するためのプログラム
が格納してあり、この部分が本発明では重要であるので
詳しく説明する。
【００２１】プログラムを開発する時点ではバグが発生
するかどうかを推定することはできないし、バグのアド
レスや内容を規定することもできない。したがって、プ
ログラムにバグが発見された時点で本発明を実施できる
ように、プログラムの冒頭部分にバグの回避、修正を実
施するかどうかの判断ルーチンがあらかじめ内蔵されて
いる。このようにすることにより、バグがない場合は本
発明によるバグの回避、修正を実施せず、バグがある場
合は実施するようにすることができる。図２は本発明を
内蔵したマイクロコンピュータのプログラムの例で、初
期化プログラムの中でメモリ１４から種々のデータを読
み出す（ステップ２１）。本発明を内蔵しない従来のマ
イクロコンピュータでは、調整用のデータなど、製造後
に変更するデータを読み込むだけであるが、本発明では
これに加えて、プログラムのバグのアドレスと、修正後
のプログラムを読み込む。これらの情報はシリアルイン
タフェース１０を介してデータバス１１に出力され、Ｒ
ＡＭ４、レジスタ９に格納される（ステップ２２）。こ
れらの制御はプログラムにしたがって命令実行部５が行
う。バグのアドレス情報を読み込み、これが０であれば
初期化プログラムの以降の処理をとばし、本発明を実施
しないように条件分岐する（ステップ２３）。バグが存
在しアドレス情報が０でない場合、このアドレスをレジ
スタ９に書き込む。引続き修正後のプログラムをメモリ
１４から読み込みＲＡＭ４のアドレスＦ７Ｄ０Ｈ〜Ｆ７
ＥＦＨに書き込む（ステップ２４）。また、本実施例で
は、レジスタ９に設定したアドレスに達するとアドレス
Ｆ７ＦＤＨに分岐するように構成してあるので、ＲＡＭ
４のアドレスＦ７ＦＤＨに、修正後のプログラムの先頭
アドレスに分岐する命令「ＢＲ ！Ｆ７Ｄ０Ｈ」（アド
レスＦ７Ｄ０Ｈに分岐する）を書き込む（ステップ２
５）。図３はメモリ１４の内容の例で、プログラムにバ
グがない場合はバグのアドレス情報は０、修正後のプロ
グラムの部分は空でよい。バグがアドレス１０００Ｈ〜
１００ＦＨに存在する場合、図のようにアドレス情報と
してバグの先頭アドレス１０００Ｈと、修正後のプログ
ラムを格納しておく。修正後のプログラムの最後は、バ
グの部分の次のアドレス１０１０Ｈ（１００ＦＨの次の
アドレス）に分岐する命令「ＢＲ ！１０１０Ｈ」とし
ておく。このことによりバグを回避し修正後のプログラ
ムを実行した後、バグの部分の後の処理（ステップ２
６）を続行することができる。
【００２２】初期化プログラムの後、プログラムの実行
アドレスが、バグの存在するアドレス１０００Ｈに達す
るまでの動作は、従来のマイクロコンピュータと同じで
ある。動作の概略は、プログラムカウンタ１がアドレス
バス２に順次アドレスを出力し、ＲＯＭ３は命令をデー
タバス１１に出力する。命令実行部５は選択回路７を通
してデータバス１１上の命令を取り込み実行することに
よりプログラムを実行していく。ここで命令を取り込む
時刻ではプログラムカウンタ１の内容をアドレスバス２
に出力しており、レジスタ９の内容が１０００Ｈである
から、アドレス１０００Ｈに達するまでの間は選択信号
１２はロウレベルのままである。したがって、選択回路
７は常にデータバス１１上のデータを選択しており、Ｒ
ＯＭ３に格納されたプログラムをそのまま実行する。
【００２３】次に、プログラムの実行アドレスが１００
０Ｈに達した場合を説明する。図５は、実行アドレスが
１０００Ｈ付近のタイミング図である。プログラムカウ
ンタ１が１０００Ｈになり、アドレスバス２に１０００
Ｈを出力すると、比較回路６はアドレスバス２のアドレ
スとレジスタ９に格納されているアドレスの一致を検出
し、ハイレベルの選択信号１２を出力する。このとき選
択回路７は分岐命令発生回路８の出力を選択するので、
命令実行部５はＲＯＭ５のアドレス１０００Ｈの内容は
取り込まず、絶対分岐命令「ＢＲ ！Ｆ７ＦＤＨ」の命
令コードを取り込む。したがって、アドレスＦ７ＦＤＨ
に分岐する。このときプログラムカウンタ１の内容はＦ
７ＦＤＨとなるので、レジスタ９の内容１０００Ｈとは
異なる。したがって、選択信号１２はロウレベルとな
り、選択回路７はデータバス１１上のデータを選択す
る。よって命令実行部５はＲＡＭ４のアドレスＦ７ＦＤ
Ｈの内容をデータバス１１を通して取り込む。ＲＡＭ４
のアドレスＦ７ＦＤＨには「ＢＲ ！Ｆ７Ｄ０Ｈ」の命
令コードが格納されているので、命令実行部５はこれを
実行し、ＲＡＭ４のアドレスＦ７Ｄ０Ｈに分岐する。ア
ドレスＦ７Ｄ０Ｈ以降には、修正後のプログラムが格納
してあるのでこれを実行する。修正後のプログラムの最
後は「ＢＲ ！１０１０Ｈ」となっているので、この後
ＲＯＭ３のアドレス１０１０Ｈに分岐し、以降のプログ
ラムを引き続き実行する。
【００２４】図４はＲＯＭ３とＲＡＭ４のメモリマップ
にプログラムの流れを書き込んだもので、矢印の順序で
プログラムを実行する。このようにＲＯＭ３のアドレス
１０００Ｈから１００ＦＨまでの区間だけの実行を回避
し、代わってＲＡＭ４に格納された修正後のプログラム
を実行することができる。したがって、プログラムのバ
グを修正し、所望の動作をさせることができる。修正す
るバグのアドレスと修正後のプログラムは、ともに外付
けのメモリ１４に格納するので、マイクロコンピュータ
１３の製造後にプログラムのバグを修正できることにな
る。
【００２５】以上説明したように本実施例では、マイク
ロコンピュータの製造後にプログラムのバグが存在する
アドレスの実行を回避し、修正後のプログラムを実行で
きる。また、マイクロコンピュータ１３を特定のモード
に設定する必要がないので、そのための特定端子や外付
け回路が不要であり、本発明を実施するためにマイクロ
コンピュータ１３の機能端子を減らしたり、外付け回路
により価格や実装面積を増大させたりすることがない。
また、メモリ１４がマイクロコンピュータ１３に接続さ
れた構成だけから、プログラムにバグが存在するかどう
かを類推することはできないことと、メモリ１４に修正
後のプログラムを格納する様式がＲＯＭ３に格納したプ
ログラムに依存しており任意であることから、第三者が
メモリ１４を読み出して修正後のプログラムを入手する
ことはできない。したがって、プログラムの著作権が侵
害されたり、機密事項が漏洩したりすることがない。ま
た、修正後のプログラムはＲＡＭ４に格納するので、専
用メモリは不要である。修正後のプログラムは、その最
後が「ＢＲ ！１０１０Ｈ」となっている必要があるだ
けで、その容量がバグを含む部分と同一である必要はな
い。したがって、バグが大規模であっても、単純に回避
するような場合であれば、ＲＡＭ４を大きく消費するこ
となく実施できる。
【００２６】なお、分岐命令発生回路８が絶対分岐命令
「ＢＲ ！Ｆ７ＦＤＨ」の命令コードを発生する例を述
べたが、バグのアドレスに達したときに必ずプログラム
の先頭番地（０１００Ｈ）に分岐することに決めてお
き、「ＢＲ ！０１００Ｈ」を発生する構成にしてもよ
い。このようにするとバグのアドレスに達した場合にそ
のプログラムを実行せず、初期設定からやりなおす動作
となる。この場合はメモリ１４に設定するのはバグのア
ドレス１０００Ｈだけでよく、プログラムを格納する必
要はない。また、修正後のプログラムをＲＡＭ４に設定
しないので、ＲＡＭ４を消費することはない。
【００２７】（第２の実施例）第１の実施例ではプログ
ラムにバグがなく、修正する必要のないときはレジスタ
９に０を格納していた。アドレス００００Ｈはリセット
時に参照されるベクタテーブル領域であって、プログラ
ムとして実行されることがないので、０を格納すること
により、選択信号１２がハイレベルにならないようにし
た。しかしながら、プログラムの暴走によりレジスタ９
をたとえば２０００Ｈに書き換えてしまった場合は、プ
ログラムが２０００Ｈに達する度にハイレベルの選択信
号１２を発生してしまい、分岐命令を実行してしまう。
この場合バグがないのでＲＡＭ４に修正後のプログラム
が格納されておらず、暴走する。つまりレジスタ９を書
き換えるような暴走が起きると、その暴走から復帰した
としても、あるアドレスを実行すると必ず暴走するよう
になってしまう。
【００２８】第２の実施例は上記のような不具合を起こ
さないために、比較回路６の比較結果を無効にし、選択
信号１２を常にロウレベルとするようなイネーブルフラ
グを追加したものである。
【００２９】図６は本発明の第２の実施例のマイクロコ
ンピュータのブロック図である。
【００３０】イネーブルフラグ１５は命令実行部５から
の制御によりハイレベルまたはロウレベルを保持し出力
する。命令実行部５０は命令を解読し実行するブロック
で、マイクロコンピュータ１７内の各ブロックを制御す
る。また、イネーブルフラグ１５に値を設定するための
専用命令として「ＳＥＴ ＥＮＦＬＧ」および「ＣＬＲ
ＥＮＦＬＧ」を有している。「ＳＥＴ ＥＮＦＬＧ」
でイネーブルフラグ１５にハイレベルを設定し、「ＣＬ
Ｒ ＥＮＦＬＧ」でロウレベルを設定する。アドレス検
出信号１６はプログラムカウンタ１とレジスタ９の内容
が一致したかどうかを示す信号で、ハイレベルのとき一
致、ロウレベルのとき不一致を示している。選択信号１
２は、アドレス検出信号１６とイネーブルフラグ１５の
論理積信号である。選択回路７は選択信号１２がハイレ
ベルの時は分岐命令発生回路８の出力を選択し、ロウレ
ベルの時はデータバス１１上のデータを選択し、命令実
行部５に出力する。その他のブロックは第１の実施例と
同じである。
【００３１】次に、本実施例のマイクロコンピュータ１
７の動作を説明する。
【００３２】図７は本実施例におけるプログラムの例
で、初期化プログラムの一部が第１の実施例と異なる。
図７で、太枠の部分が第１の実施例と異っており、他の
部分は第１の実施例と同じである。
【００３３】メモリ１４の内容、およびＲＯＭ３、ＲＡ
Ｍ４のメモリマップは第１の実施例と同じであり、それ
ぞれ図３、図４に示したものである。
【００３４】図７で、プログラムにバグがある場合、修
正後のプログラムと分岐命令をＲＡＭ４に格納した後
（ステップ２４，２５）、「ＳＥＴ ＥＮＦＬＧ」命令
によりイネーブルフラグ１５をハイレベルに設定する
（ステップ２７）。この場合選択信号１２はアドレス検
出信号１６と同一論理値となるので、以後の動作は第１
の実施例と同じである。すなわちプログラムの実行アド
レスがバグの存在するアドレス１０００Ｈに達すると、
比較回路６がハイレベルのアドレス検出信号１６を出力
し、選択信号１２がハイレベルとなるので選択回路７は
分岐命令発生回路８の出力を選択する。したがって、Ｒ
ＡＭ４に格納された修正後のプログラムを実行する。一
方、バグがない場合、「ＣＬＲ ＥＮＦＬＧ」命令によ
りイネーブルフラグ１５をロウレベルに設定するので
（ステップ２８）、選択信号１２はアドレス検出信号１
６によらず常にロウレベルとなる。したがって、選択回
路７は常にデータバス１１上のデータを選択し、ＲＯＭ
３に格納されたプログラムを常に実行する。暴走等でレ
ジスタ９の内容が書き換えられたとしても、分岐命令発
生回路８が選択されてＲＡＭ４に分岐してしまうことは
ない。
【００３５】以上説明したように本実施例でも第１の実
施例と同様に、マイクロコンピュータ１７の製造後に、
ＲＯＭ３に格納したプログラムのバグを回避し、修正後
のプログラムを実行できる。また、端子数の減少や外付
け回路の増加を回避したり、プログラムの著作権保護、
機密保持の効果も第１の実施例と同じである。また、本
実施例の特有の効果として、レジスタ９が書き換えられ
てしまった場合に特定アドレスで必ず暴走してしまうと
いう第１の実施例の欠点を回避できる。
【００３６】（第３の実施例）第１、第２の実施例は、
単一のバグを修正する構成であったが、プログラムのバ
グが複数存在する場合も修正できる構成例を示す。
【００３７】図８は本発明の第３の実施例のマイクロコ
ンピュータのブロック図である。
【００３８】レジスタ９ａおよび９ｂは、プログラムを
変更しようとする部分の先頭アドレスを記憶するレジス
タである。比較回路６ａ、６ｂはそれぞれレジスタ９
ａ、９ｂの内容とプログラムカウンタ１の内容を比較
し、一致した場合はそれぞれハイレベルのアドレス検出
信号１２ａ、１２ｂを出力し、一致しない場合はロウレ
ベルのアドレス検出信号１２ａ，１２ｂを出力する。選
択信号１２はアドレス検出信号１２ａと１２ｂの論理和
信号である。その他の構成要素は第１の実施例と同じで
ある。
【００３９】本実施例のマイクロコンピュータ１８の動
作は第１の実施例と同様であるが、レジスタおよび比較
回路が２組あるので、バグのアドレスを２つ設定するこ
とができる。たとえばレジスタ９ａに１０００Ｈ、レジ
スタ９ｂに２０００Ｈを設定しておけば、プログラムの
実行アドレスが１０００Ｈに達したときと、２０００Ｈ
に達したときの両方で分岐命令発生回路８の出力を選択
し、ＲＡＭ４に分岐することができる。したがって、２
つのバグを修正することができる。２つのバグに対し、
それぞれ異なる修正を行う必要がある場合は、修正プロ
グラムの中で条件分岐するように構成すればよい。
【００４０】（第４の実施例）図９は本発明の第４の実
施例のマイクロコンピュータのブロック図である。
【００４１】比較回路６ａ、６ｂはそれぞれレジスタ９
ａ、９ｂの内容とプログラムカウンタ１の内容を比較
し、一致した場合はそれぞれハイレベルの選択信号１２
ａ、１２ｂを出力し、一致しない場合はロウレベルの選
択信号１２ａ，１２ｂを出力する。選択回路７ａは選択
信号１２ａがハイレベルのときは分岐命令発生回路８ａ
の出力を選択し、選択信号１２ｂがハイレベルのときは
分岐命令発生回路８ｂの出力を選択し、選択信号１２
ａ、１２ｂの両方がロウレベルのときはデータバス１１
上のデータを選択し、命令実行部５に出力する。ここ
で、分岐命令発生回路８ａは絶対分岐命令「ＢＲ ！Ｆ
７ＦＤＨ」の命令コードを発生する。分岐命令発生回路
８ｂは絶対分岐命令「ＢＲ ！Ｆ７ＦＡＨ」の命令コー
ドを発生する。その他の構成要素は第１の実施例と同様
である。
【００４２】本実施例のマイクロコンピュータ１９の動
作は第３の実施例と同様であるが、レジスタ９ａとプロ
グラムカウンタ１が一致した場合は絶対分岐命令「ＢＲ
！Ｆ７ＦＤＨ」を実行してＲＡＭ４のアドレスＦ７Ｆ
ＤＨに分岐し、レジスタ９ｂとプログラムカウンタ１が
一致した場合は「ＢＲ ！Ｆ７ＦＡＨ」を実行してＲＡ
Ｍ４のアドレスＦ７ＦＡＨに分岐する点が第３の実施例
と異なる。本実施例ではバグのアドレスが２つ設定でき
るだけでなく、２つのバクに応じて異なるアドレスに分
岐するので、２つのバグに対して異なる修正を行う場合
は、第３の実施例より修正プログラムの構成が容易であ
る。
【００４３】第３、第４の実施例ともに、２つのバグに
対応する構成としたが、同様にして３つ以上のバグに対
応する構成も可能である。また、複数の比較回路に応じ
て、複数のイネーブルフラグを設ける構成も可能であ
る。たとえば４つのバグに対応する構成の場合で、修正
したいバグが３ヵ所であれば、使用しない比較回路が１
つあり、これをイネーブルフラグで無効とすることで誤
動作を防ぐことができる。
【００４４】
【発明の効果】以上説明したように本発明は、下記のよ
うな効果がある。 （１）請求項１〜４の発明は、特定アドレスの実行を回
避し、分岐命令を実行する機構を設けるとともに、命令
実行部が、マイクロコンピュータ外部に接続したメモリ
からバグの存在するアドレスと、必要な場合は修正した
プログラムとを読み込みＲＡＭに格納する制御を行うよ
うに構成したことにより、マイクロコンピュータの製造
後に、プログラムのバグが存在するアドレスの実行を回
避し、修正後のプログラムを実行できる効果がある。こ
のとき修正後のプログラムは修正前のプログラムと同一
の容量である必要はなく、また、修正後の処理を固定と
してＲＡＭを消費しないようにすることもできる。
【００４５】また、本発明を実施するためにマイクロコ
ンピュータの機能端子を減らしたり、外付け回路により
価格や実装面積を増大させたりすることがないので、容
易に実施できる。また、外付けのメモリに格納したプロ
グラムを第三者が容易に読み出せない構成になっている
ので、プログラムの著作権が侵害されたり、機密事項が
漏洩したりすることを防ぐ効果がある。 （２）請求項２および４の発明はさらに、プログラムの
バグが複数存在する場合もバグを修正できる。 （３）請求項５の発明は、記憶手段の内容は書き換えら
れることによるプログラムの暴走を防止できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例のマイクロコンピュータ
のブロック図である。
【図２】第１の実施例におけるプログラムの例を示す図
である。
【図３】メモリ１４の内容を示す図である。
【図４】ＲＯＭ３とＲＡＭ４のメモリマップとプログラ
ムの流れを示す図である。
【図５】第１の実施例のタイミング図である。
【図６】本発明の第２の実施例のマイクロコンピュータ
のブロック図である。
【図７】第２の実施例におけるプログラムの例を示す図
である。
【図８】本発明の第３の実施例のマイクロコンピュータ
のブロック図である。
【図９】本発明の第４の実施例のマイクロコンピュータ
のブロック図である。
【符号の説明】
１ プログラムカウンタ ２ アドレスバス ３ ＲＯＭ ４ ＲＡＭ ５ 命令実行部 ６，６ａ，６ｂ 比較回路 ７，７ａ 選択回路 ８，８ａ，８ｂ 分岐命令発生回路 ９，９ａ，９ｂ レジスタ １０ シリアルインタフェース １１ データバス １２ 選択信号 １３，１７，１８，１９ マイクロコンピュータ １４ メモリ １５ イネーブルフラグ １６，１２ａ，１２ｂ アドレス検出信号 ２１〜２８ ステップ

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 単一半導体基板上に少なくとも、命令を
    解読し実行する命令実行部と、プログラムが格納される
    プログラムメモリと、前記プログラムメモリのアドレス
    を順次指し示し、内容を出力させるプログラムカウンタ
    と、外部からデータを取得するインタフェース手段とを
    集積したマイクロコンピュータにおいて、 前記インタフェース手段を介しマイクロコンピュータ外
    部から取得する特定アドレス情報を記憶する記憶手段
    と、 前記記憶手段の内容と前記プログラムカウンタの内容と
    を比較し、一致した場合には選択信号を出力する比較手
    段と、 前記命令実行部が実行可能で、プログラムの実行番地を
    変更する分岐命令を出力する分岐命令出力手段と、 前記選択信号が真のときは前記分岐命令を選択し、前記
    選択信号が偽のときは前記プログラムメモリの内容を選
    択し、前記命令実行部に供給する選択手段を有し、 前記命令実行部は、前記プログラムメモリに格納された
    プログラムに従って、マイクロコンピュータ外部から前
    記インタフェース手段を介し前記特定アドレス情報を取
    得し、前記特定アドレス情報を前記記憶手段に格納し、
    前記選択信号が真のときは前記分岐命令を実行し、前記
    特定アドレス情報とは異なるアドレスから始まる、前記
    プログラムメモリに格納されたプログラムを実行するこ
    とを特徴とするマイクロコンピュータ。
  2. 【請求項２】 単一半導体基板上に少なくとも、命令を
    解読し実行する命令実行部と、プログラムが格納される
    プログラムメモリと、前記プログラムメモリのアドレス
    を順次指し示し、内容を出力させるプログラムカウンタ
    と、外部からデータを取得するインタフェース手段とを
    集積したマイクロコンピュータにおいて、 前記インタフェース手段を介しマイクロコンピュータ外
    部から取得する複数の特定アドレス情報を記憶する複数
    の記憶手段と、 前記複数の記憶手段の内容と前記プログラムカウンタの
    内容とをそれぞれ比較し、一致した場合には単一もしく
    は複数のアドレス検出信号を出力する単一もしくは複数
    の比較手段と、 前記命令実行部が実行可能で、プログラムの実行番地を
    変更する単一もしくは複数の分岐命令を出力する単一も
    しくは複数の分岐命令出力手段と、 前記アドレス検出信号を入力し、単一もしくは複数の選
    択信号を出力する論理手段と、 前記アドレス検出信号のいずれかが真のときは前記分岐
    命令出力手段の出力のいずれかを選択し、前記アドレス
    検出信号のすべてが偽のときは前記プログラムメモリの
    内容を選択し、前記命令実行部に供給する選択手段を有
    し、 前記命令実行部は、前記プログラムメモリに格納された
    プログラムに従って、マイクロコンピュータ外部から前
    記インタフェース手段を介し前記特定アドレス情報を取
    得し、前記特定アドレス情報を前記記憶手段に格納し、
    前記アドレス検出信号が真のときは前記分岐命令を実行
    し、前記特定アドレス情報とは異なるアドレスから始ま
    る、前記プログラムメモリに格納されたプログラムを実
    行することを特徴とするマイクロコンピュータ。
  3. 【請求項３】 単一半導体基板上に少なくとも、命令を
    解読し実行する命令実行部と、プログラムが格納される
    プログラムメモリと、前記プログラムメモリのアドレス
    を順次指し示し、内容を出力させるプログラムカウンタ
    と、外部からデータを取得するインタフェース手段とを
    集積したマイクロコンピュータにおいて、 前記インタフェース手段を介しマイクロコンピュータ外
    部から取得する特定アドレス情報を記憶する記憶手段
    と、 前記記憶手段の内容と前記プログラムカウンタの内容と
    を比較し、一致した場合には選択信号を出力する比較手
    段と、 前記命令実行部が実行可能で、プログラムの実行番地を
    変更する分岐命令を出力する分岐命令出力手段と、 前記選択信号が真のときは前記分岐命令を選択し、前記
    選択信号が偽のときは前記プログラムメモリの内容を選
    択し、前記命令実行部に供給する選択手段を有し、 前記プログラムメモリの一部または全部が、読み出し書
    き込み可能なメモリで構成され、 前記分岐命令は、前記プログラムメモリのうち前記読み
    出し書き込み可能なメモリで構成された領域の所定アド
    レスに分岐する分岐命令であり、 前記命令実行部は、前記プログラムメモリに格納された
    プログラムに従って、マイクロコンピュータ外部から前
    記インタフェース手段を介し前記特定アドレス情報を取
    得し、前記特定アドレス情報を前記記憶手段に格納し、
    また、マイクロコンピュータ外部から前記インタフェー
    ス手段を介し特定プログラムを取得し、前記プログラム
    メモリのうち前記所定アドレスから始まる領域に前記特
    定プログラムを格納し、前記選択信号が真のときは前記
    分岐命令を実行し、前記所定アドレスから始まる、前記
    プログラムメモリに格納された前記特定プログラムを実
    行することを特徴とするマイクロコンピュータ。
  4. 【請求項４】 単一半導体基板上に少なくとも、命令を
    解読し実行する命令実行部と、プログラムが格納される
    プログラムメモリと、前記プログラムメモリのアドレス
    を順次指し示し、内容を出力させるプログラムカウンタ
    と、外部からデータを取得するインタフェース手段とを
    集積したマイクロコンピュータにおいて、 前記インタフェース手段を介しマイクロコンピュータ外
    部から取得する複数の特定アドレス情報を記憶する複数
    の記憶手段と、 前記複数の記憶手段の内容と前記プログラムカウンタの
    内容とをそれぞれ比較し、一致した場合には単一もしく
    は複数のアドレス検出信号を出力する単一もしくは複数
    の比較手段と、 前記命令実行部が実行可能で、プログラムの実行番地を
    変更する単一もしくは複数の分岐命令を出力する単一も
    しくは複数の分岐命令出力手段と、 前記アドレス検出信号を入力し、単一もしくは複数の選
    択信号を出力する論理手段と、 前記アドレス検出信号のいずれかが真のときは前記分岐
    命令出力手段の出力のいずれかを選択し、前記アドレス
    検出信号のすべてが偽のときは前記プログラムメモリの
    内容を選択し、前記命令実行部に供給する選択手段を有
    し、 前記プログラムメモリの一部または全部が、読み出し書
    き込み可能なメモリで構成され、 前記分岐命令は、前記プログラムメモリのうち読み出し
    書き込み可能なメモリで構成された領域の所定アドレス
    に分岐する分岐命令であり、 前記命令実行部は、前記プログラムメモリに格納された
    プログラムに従って、マイクロコンピュータ外部から前
    記インタフェース手段を介し前記特定アドレス情報を取
    得し、前記特定アドレス情報を前記記憶手段に格納し、
    また、マイクロコンピュータ外部から前記インタフェー
    ス手段を介し特定プログラムを取得し、前記プログラム
    メモリのうち前記所定アドレスから始まる領域に前記特
    定プログラムを格納し、前記アドレス検出信号が真のと
    きは前記分岐命令を実行し、前記所定アドレスから始ま
    る、前記プログラムメモリに格納された前記特定プログ
    ラムを実行することを特徴とするマイクロコンピュー
    タ。
  5. 【請求項５】 前記命令実行部の制御により、前記比較
    手段の出力を有効にするか無効にするかを選択する単一
    もしくは複数のイネーブルフラグを有する、請求項１か
    ら４のいずれか１項記載のマイクロコンピュータ。
  6. 【請求項６】 前記命令実行部は、マイクロコンピュー
    タ外部から前記インタフェース手段を介し前記イネーブ
    ルフラグを操作するための情報を取得し、前記情報にし
    たがって前記イネーブルフラグを真または偽に設定す
    る、請求項５に記載のマイクロコンピュータ。
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