JPH0355973B2 - - Google Patents
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- Publication number
- JPH0355973B2 JPH0355973B2 JP57227602A JP22760282A JPH0355973B2 JP H0355973 B2 JPH0355973 B2 JP H0355973B2 JP 57227602 A JP57227602 A JP 57227602A JP 22760282 A JP22760282 A JP 22760282A JP H0355973 B2 JPH0355973 B2 JP H0355973B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- etching
- photoresist
- semiconductor substrate
- mark
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
Landscapes
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Electron Beam Exposure (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は、半導体装置の製造方法に関するもの
であり、より詳しく述べるならば、電子ビーム露
光用位置合せマークの形成方法に関するものであ
る。
であり、より詳しく述べるならば、電子ビーム露
光用位置合せマークの形成方法に関するものであ
る。
(2) 技術の背景
半導体装置、特に、LSIなどにおいては高集積
度化のためにパターン寸法の微細化が図られ、そ
のために電子ビーム露光技術（電子ビームリソグ
ラフイ技術）が採用されるようになつてきた。電
子ビームで描画する際には位置合せが非常い重要
であり、位置合せマークの検出を正確に行なう必
要がある。一般的に位置合せマークにはウエハマ
ークとチツプマークとがあり、比較的大きいウエ
ハマークは半導体ウエハの外周近くに形成され、
ウエハの取付け誤差およびウエハの伸縮を測定す
るのに役立ち、一方、チツプマークは各チツプご
とに３個程度形成され、ビームとマークとの相対
位置誤差および回転誤差を検出するに役立つてい
る。
度化のためにパターン寸法の微細化が図られ、そ
のために電子ビーム露光技術（電子ビームリソグ
ラフイ技術）が採用されるようになつてきた。電
子ビームで描画する際には位置合せが非常い重要
であり、位置合せマークの検出を正確に行なう必
要がある。一般的に位置合せマークにはウエハマ
ークとチツプマークとがあり、比較的大きいウエ
ハマークは半導体ウエハの外周近くに形成され、
ウエハの取付け誤差およびウエハの伸縮を測定す
るのに役立ち、一方、チツプマークは各チツプご
とに３個程度形成され、ビームとマークとの相対
位置誤差および回転誤差を検出するに役立つてい
る。
(3) 従来技術と問題点
例えば、ゲートアレイなどでの配線のマスター
スライス化に伴ない配線工程で電子ビーム露光を
利用するようになつてきた。この場合に、従来
は、位置合せマークを次のようにして電極窓形成
時に形成されている。すなわち、第１図に示すよ
うに半導体基体（シリコンウエハ）１上の絶縁膜
（SiO2膜）２の上にホトレジストを塗布し、電極
窓および位置合せマーク用のマスクパターンを用
いて露光し、現像してホトレジスト膜３を形成す
る。このホトレジスト膜３をマスクとして絶縁膜
２を選択的にエツチングして電極窓４およびマー
クパターン窓５を形成する。次に、別のホトレジ
ストを塗布し、マークパターン窓５の上方でマー
クパターンより大きい部分のみを露光現像によつ
て除去したホトレジスト層６を形成する（第２
図）。したがつて、マーク形成部分以外をホトレ
ジスト層６で覆う。そして、異方性ドライエツチ
ング（例えば、リアクテイブイオンエツチング）
によつてマスクパターン窓５内に露出している半
導体基体１のシリコンを選択的にエツチング除去
して溝７（第３図）を形成する。この溝７が位置
合せマークであり、電子ビームによつてこのマー
クを走査すると段差部にて反射信号が変化してマ
ークの検出が行なわれる。Ｓ／Ｎのよい反射信号
を得るためには半導体基体１に形成するマークの
溝７の深さが約3μｍ程度で、溝７の側面が垂直
に近いほうが好ましい。
スライス化に伴ない配線工程で電子ビーム露光を
利用するようになつてきた。この場合に、従来
は、位置合せマークを次のようにして電極窓形成
時に形成されている。すなわち、第１図に示すよ
うに半導体基体（シリコンウエハ）１上の絶縁膜
（SiO2膜）２の上にホトレジストを塗布し、電極
窓および位置合せマーク用のマスクパターンを用
いて露光し、現像してホトレジスト膜３を形成す
る。このホトレジスト膜３をマスクとして絶縁膜
２を選択的にエツチングして電極窓４およびマー
クパターン窓５を形成する。次に、別のホトレジ
ストを塗布し、マークパターン窓５の上方でマー
クパターンより大きい部分のみを露光現像によつ
て除去したホトレジスト層６を形成する（第２
図）。したがつて、マーク形成部分以外をホトレ
ジスト層６で覆う。そして、異方性ドライエツチ
ング（例えば、リアクテイブイオンエツチング）
によつてマスクパターン窓５内に露出している半
導体基体１のシリコンを選択的にエツチング除去
して溝７（第３図）を形成する。この溝７が位置
合せマークであり、電子ビームによつてこのマー
クを走査すると段差部にて反射信号が変化してマ
ークの検出が行なわれる。Ｓ／Ｎのよい反射信号
を得るためには半導体基体１に形成するマークの
溝７の深さが約3μｍ程度で、溝７の側面が垂直
に近いほうが好ましい。
しかしながら、リアクテイブイオンエツチング
では半導体基体１のシリコンと同時にシリコンの
エツチレートより小さいエツチレートであるがホ
トレジスト膜３，６および絶縁膜２のSiO2がエ
ツチングされるので、オーバエツチング的にエツ
チング処理を行なうと、第４図に示すようなるこ
ととがある。特に、絶縁膜（SiO2膜）２の厚さ
が約0.3μｍと比較的薄いならば、この絶縁膜２が
エツチング除去されてしまい、側面に段差のある
溝８が形成される。このためにＳ／Ｎの良い反射
信号が得られない。さらに、ホトレジスト膜を２
層とするために、はじめのホトレジスト膜３には
ポジ形レジストを使用できないという制約があ
る。これはポジ形ホトレジスト膜の上にポジ形レ
ジストを塗布したときに塗布レジストの溶剤によ
つて溶解してしまうためであり、また、ネガ形レ
ジストを塗布したときにはネガ形レジストの現像
時に現像剤に溶解してしまうからである。
では半導体基体１のシリコンと同時にシリコンの
エツチレートより小さいエツチレートであるがホ
トレジスト膜３，６および絶縁膜２のSiO2がエ
ツチングされるので、オーバエツチング的にエツ
チング処理を行なうと、第４図に示すようなるこ
ととがある。特に、絶縁膜（SiO2膜）２の厚さ
が約0.3μｍと比較的薄いならば、この絶縁膜２が
エツチング除去されてしまい、側面に段差のある
溝８が形成される。このためにＳ／Ｎの良い反射
信号が得られない。さらに、ホトレジスト膜を２
層とするために、はじめのホトレジスト膜３には
ポジ形レジストを使用できないという制約があ
る。これはポジ形ホトレジスト膜の上にポジ形レ
ジストを塗布したときに塗布レジストの溶剤によ
つて溶解してしまうためであり、また、ネガ形レ
ジストを塗布したときにはネガ形レジストの現像
時に現像剤に溶解してしまうからである。
(4) 発明の目的
本発明の目的は、Ｓ／Ｎの良い反射信号を得る
ことのできる電子ビーム露光用位置合せマークを
形成することである。
ことのできる電子ビーム露光用位置合せマークを
形成することである。
(5) 発明の構成
本発明の目的が、所定形状の耐酸化膜を半導体
基体上に形成し、該半導体基体の該耐酸化膜で覆
われない領域を選択的に酸化して酸化物膜を形成
した後該耐酸化膜を除去し、次いで該半導体基体
の酸化されない領域およびその周囲の該酸化物膜
部分を除いて全面に耐エツチング膜を形成した後
エツチングを行ない、該半導体基体の酸化されな
い領域に溝形状の位置合せマークを形成すること
を含んでなる位置合せマークの形成方法によつて
達成される。
基体上に形成し、該半導体基体の該耐酸化膜で覆
われない領域を選択的に酸化して酸化物膜を形成
した後該耐酸化膜を除去し、次いで該半導体基体
の酸化されない領域およびその周囲の該酸化物膜
部分を除いて全面に耐エツチング膜を形成した後
エツチングを行ない、該半導体基体の酸化されな
い領域に溝形状の位置合せマークを形成すること
を含んでなる位置合せマークの形成方法によつて
達成される。
本発明の位置合せマークの形成方法において
は、エツチングすべきマーク形状の半導体基板部
分およびその周囲の比較的厚い酸化物膜（いわゆ
るフイールド酸化膜）は露出しており、ドライエ
ツチング時にこの酸化物膜も多少エツチングされ
てしまうがその厚さが十分にあるのでマスクとし
て働く。
は、エツチングすべきマーク形状の半導体基板部
分およびその周囲の比較的厚い酸化物膜（いわゆ
るフイールド酸化膜）は露出しており、ドライエ
ツチング時にこの酸化物膜も多少エツチングされ
てしまうがその厚さが十分にあるのでマスクとし
て働く。
(6) 発明の実施態様
以下、添付図面を参照して本発明の実施態様例
によつて本発明をより詳細に説明する。
によつて本発明をより詳細に説明する。
第５図に示すように半導体シリコン基板（シリ
コンウエハ）１１上に選択酸化のための耐酸化膜
１２を電子ビーム露光用位置合せマーク形状に形
成する。このためには、まず、シリコン基板１１
を熱酸化して薄い酸化（SiO2）膜１３を形成し、
その上に窒化（Si3N4）膜１４をCVD法によつて
形成する。次に、ホトレジストを塗布し、集積回
路（IC）の素子を規定するパターンおよび位置
合せマークのパターンを有するホトマスクを使用
して露光し、現像してホトレジスト膜（図示せ
ず）を形成する。このホトレジスト膜をマスクと
して窒化膜１４および酸化膜１３を選択エツチン
グする。なお、第５図ないし第１２図においては
位置合せマークを形成する部分のみを示す。
コンウエハ）１１上に選択酸化のための耐酸化膜
１２を電子ビーム露光用位置合せマーク形状に形
成する。このためには、まず、シリコン基板１１
を熱酸化して薄い酸化（SiO2）膜１３を形成し、
その上に窒化（Si3N4）膜１４をCVD法によつて
形成する。次に、ホトレジストを塗布し、集積回
路（IC）の素子を規定するパターンおよび位置
合せマークのパターンを有するホトマスクを使用
して露光し、現像してホトレジスト膜（図示せ
ず）を形成する。このホトレジスト膜をマスクと
して窒化膜１４および酸化膜１３を選択エツチン
グする。なお、第５図ないし第１２図においては
位置合せマークを形成する部分のみを示す。
耐酸化膜１２をマスクとしてシリコン基板１１
をエツチングしてから、熱酸化処理によつて比較
的厚い酸化物（SiO2）膜１５（第６図）を形成
する。この酸化物膜１５はフイールド酸化膜と呼
ばれるもので、Isoplanar方式又はoxide
Surrounded Transiston方式などの
ComposedMosk方式で集積回路を製造する場合
の厚い酸化膜であることは好ましい。シリコン基
板１１のエツチング深さは、厚い酸化物膜１５の
表面が酸化されずにあるシリコン基板１１の表面
とほぼ高さとなるよう設定する。
をエツチングしてから、熱酸化処理によつて比較
的厚い酸化物（SiO2）膜１５（第６図）を形成
する。この酸化物膜１５はフイールド酸化膜と呼
ばれるもので、Isoplanar方式又はoxide
Surrounded Transiston方式などの
ComposedMosk方式で集積回路を製造する場合
の厚い酸化膜であることは好ましい。シリコン基
板１１のエツチング深さは、厚い酸化物膜１５の
表面が酸化されずにあるシリコン基板１１の表面
とほぼ高さとなるよう設定する。
次に、シリコン基板１１の図示していない所定
領域に回路素子であるバイポーラトランジスタ、
MOSFET、拡散抵抗などの不純物導入領域を通
常の製造工程にしたがつて形成し、電極窓形成と
同時に第７図に示すようにシリコン基板１１のマ
ーク形状部分を露出させる。
領域に回路素子であるバイポーラトランジスタ、
MOSFET、拡散抵抗などの不純物導入領域を通
常の製造工程にしたがつて形成し、電極窓形成と
同時に第７図に示すようにシリコン基板１１のマ
ーク形状部分を露出させる。
ホトレジストを全面に塗布し、位置合せマーク
部分に対して位置合せ余裕をとつたパターンのホ
トマスクで露光し、現像して第８図に示すように
シリコン基板１１の露出部分およびその近傍周囲
の厚い酸化物膜部分を除いてホトレジスト膜１６
で覆う。
部分に対して位置合せ余裕をとつたパターンのホ
トマスクで露光し、現像して第８図に示すように
シリコン基板１１の露出部分およびその近傍周囲
の厚い酸化物膜部分を除いてホトレジスト膜１６
で覆う。
次に、異方性ドライエツチングである塩素系ガ
ス（CCl4、BCl3、SiCl4又はCl2）のリアクテイブ
イオンエツチングによつて露出しているマーク形
状のシリコン基板部分をエツチングして溝１７を
形成する。この溝１７が位置合せマークである。
このドライエツチングによつて厚い酸化物膜１５
もエツチングされてしまうが、エツチレードがシ
リコンよりも小さいのでエツチング深さはその厚
さに比べて小さい。すなわち、この厚い酸化物膜
１５が溝１７の形成のためのマスクとして働いて
いる。また、ホトレジスト１６を同時にエツチン
グされるが、十分に厚く形成しておくことでホト
レジスト膜１６に覆われている部分はエツチング
から保護されている。そしてこのホトレジスト膜
１６を適切な溶剤で除去することで電子ビーム露
光用マークが完成する。
ス（CCl4、BCl3、SiCl4又はCl2）のリアクテイブ
イオンエツチングによつて露出しているマーク形
状のシリコン基板部分をエツチングして溝１７を
形成する。この溝１７が位置合せマークである。
このドライエツチングによつて厚い酸化物膜１５
もエツチングされてしまうが、エツチレードがシ
リコンよりも小さいのでエツチング深さはその厚
さに比べて小さい。すなわち、この厚い酸化物膜
１５が溝１７の形成のためのマスクとして働いて
いる。また、ホトレジスト１６を同時にエツチン
グされるが、十分に厚く形成しておくことでホト
レジスト膜１６に覆われている部分はエツチング
から保護されている。そしてこのホトレジスト膜
１６を適切な溶剤で除去することで電子ビーム露
光用マークが完成する。
上述した実施態様例では位置合せマークである
溝をドライエツチングによつて形成する際に厚い
酸化物膜上にホトレジスト膜を形成していたが、
このホトレジスト膜の代わりにエミツタ領域形成
をウオツシユアウト方式で行なう場合のノンドー
プの多結晶シリコン膜とその上のリン・シリケー
ト・ガラス（PSG）膜との２層膜を使用するこ
とができる。
溝をドライエツチングによつて形成する際に厚い
酸化物膜上にホトレジスト膜を形成していたが、
このホトレジスト膜の代わりにエミツタ領域形成
をウオツシユアウト方式で行なう場合のノンドー
プの多結晶シリコン膜とその上のリン・シリケー
ト・ガラス（PSG）膜との２層膜を使用するこ
とができる。
この場合には、上述した実施態様例の工程と同
様にして第５図および第６図の状態を経て第７図
に示すように厚い酸化物膜１５を形成し、シリコ
ン基板１１のマーク形状部分を露出させる。次
に、ノンドープの多結晶シリコン膜２１（厚さ約
0.1μｍをCVD法でもつて全面に形成する（第１
０図）。この多結晶シリコン膜２１の上にPSG膜
２２（厚さ0.5〜1.0μｍ）をCVD法でもつて全面
に形成する。ホトレジストをPSG膜２２の上に
塗布し、第８図でのホトレジスト膜１６を形成す
るのに使用したホトマスクでもつて露光し、現像
して、ホトレジスト膜２３を形成する（第１０
図）。
様にして第５図および第６図の状態を経て第７図
に示すように厚い酸化物膜１５を形成し、シリコ
ン基板１１のマーク形状部分を露出させる。次
に、ノンドープの多結晶シリコン膜２１（厚さ約
0.1μｍをCVD法でもつて全面に形成する（第１
０図）。この多結晶シリコン膜２１の上にPSG膜
２２（厚さ0.5〜1.0μｍ）をCVD法でもつて全面
に形成する。ホトレジストをPSG膜２２の上に
塗布し、第８図でのホトレジスト膜１６を形成す
るのに使用したホトマスクでもつて露光し、現像
して、ホトレジスト膜２３を形成する（第１０
図）。
このホトレジスト膜２３をマスクとしてPSG
膜２２および多結晶シリコン膜２１をウエツトエ
ツチング法（緩衝HF溶液−PSG）およびドライ
エツチング法（CF4等−poly si）で選択エツチン
グして第１１図に示すようにシリコン基板１１の
マーク部分およびその近傍周囲の厚い酸化物膜１
５を露出させる。この露出部分以外は多結晶シリ
コン膜２１およびPSG膜２２で覆われている。
膜２２および多結晶シリコン膜２１をウエツトエ
ツチング法（緩衝HF溶液−PSG）およびドライ
エツチング法（CF4等−poly si）で選択エツチン
グして第１１図に示すようにシリコン基板１１の
マーク部分およびその近傍周囲の厚い酸化物膜１
５を露出させる。この露出部分以外は多結晶シリ
コン膜２１およびPSG膜２２で覆われている。
次に、上述の実施態様例と同じ異方性ドライエ
ツチング（リアクテイブイオンエツチング）によ
つて露出しているマーク形状のシリコン基板部分
を選択的に除去して溝２４（第１２図）を形成す
る。この溝２４が電子ビーム露光用位置合せマー
クであり、第９図の場合と同様に厚い酸化物膜１
５はエツチングされにもかかわらず残在するので
溝１７の形成のためのマスクとして働く。また、
PSG膜２２も同時にエツチングされるがエツチ
レートがシリコンのエツチレートよりも小さいの
で第１２図のように残る。この後で、通常の工程
にしたがつてPSG膜２３を所定の拡散領域上の
みに残すようにホトエツチング法で選択エツチン
グする。そして、加熱処理によつてPSG膜２３
中のリンをシリコン基板１１内へ拡散させてエミ
ツタ（Ｎ型）領域（図示せず）を形成する。この
PSG膜をウオツシユアウトし、所定の電極窓を
開けてから配線（図示せず）を電子ビーム露光を
利用して形成する。
ツチング（リアクテイブイオンエツチング）によ
つて露出しているマーク形状のシリコン基板部分
を選択的に除去して溝２４（第１２図）を形成す
る。この溝２４が電子ビーム露光用位置合せマー
クであり、第９図の場合と同様に厚い酸化物膜１
５はエツチングされにもかかわらず残在するので
溝１７の形成のためのマスクとして働く。また、
PSG膜２２も同時にエツチングされるがエツチ
レートがシリコンのエツチレートよりも小さいの
で第１２図のように残る。この後で、通常の工程
にしたがつてPSG膜２３を所定の拡散領域上の
みに残すようにホトエツチング法で選択エツチン
グする。そして、加熱処理によつてPSG膜２３
中のリンをシリコン基板１１内へ拡散させてエミ
ツタ（Ｎ型）領域（図示せず）を形成する。この
PSG膜をウオツシユアウトし、所定の電極窓を
開けてから配線（図示せず）を電子ビーム露光を
利用して形成する。
(7) 発明の効果
本発明の位置合せマーク形成方法によつて、
Ｓ／Ｎのよい反射信号を得ることのできる深い溝
形状マークが形成できる。比較的厚い酸化物膜を
溝マークのエツチングの際にマスクとしているの
で、従来の場合よりもドライエツチング条件の範
囲が広くなる。
Ｓ／Ｎのよい反射信号を得ることのできる深い溝
形状マークが形成できる。比較的厚い酸化物膜を
溝マークのエツチングの際にマスクとしているの
で、従来の場合よりもドライエツチング条件の範
囲が広くなる。
第１図ないし第３図は、従来の電子ビーム露光
用位置合せマークの形成方法を説明する半導体装
置の部分断面図であり、第４図は従来の位置合せ
マーク形成方法での欠点を説明するための半導体
装置の部分断面図であり、第５図ないし第９図は
本発明の位置合せマーク形成方法の実施態様例を
説明する半導体装置の部分断面図であり、第１０
図ないし第１２図は別の実施例態様例を説明する
半導体装置の部分断面図である。 １……半導体基板、２……絶縁膜、３……ホト
レジスト膜、５……マークパターン窓、６……ホ
トレジスト膜、７，８……溝（位置合せマーク）、
１１……半導体基板、１２……耐酸化膜、１５…
…厚い酸化物膜、１６……ホトレジスト膜、１７
……溝、２２……PSG膜、２４……溝。
用位置合せマークの形成方法を説明する半導体装
置の部分断面図であり、第４図は従来の位置合せ
マーク形成方法での欠点を説明するための半導体
装置の部分断面図であり、第５図ないし第９図は
本発明の位置合せマーク形成方法の実施態様例を
説明する半導体装置の部分断面図であり、第１０
図ないし第１２図は別の実施例態様例を説明する
半導体装置の部分断面図である。 １……半導体基板、２……絶縁膜、３……ホト
レジスト膜、５……マークパターン窓、６……ホ
トレジスト膜、７，８……溝（位置合せマーク）、
１１……半導体基板、１２……耐酸化膜、１５…
…厚い酸化物膜、１６……ホトレジスト膜、１７
……溝、２２……PSG膜、２４……溝。
Claims (1)
- 【特許請求の範囲】 １ 所定形状の耐酸化膜を半導体基体上に形成
し、該半導体基体の該耐酸化膜で覆われない領域
を選択的に酸化して酸化物膜を形成した後該耐酸
化膜を除去し、次いで該半導体基体の酸化されな
い領域およびその周囲の該酸化物膜部分を除いて
全面に耐エツチング膜を形成した後エツチングを
行ない、該半導体基体の酸化されない領域に溝形
状の位置合せマークを形成することを含んでなる
位置合せマークの形成方法。 ２ 前記耐エツチング膜がレジスト膜であことを
特徴とする特許請求の範囲第１項記載の形成方
法。 ３ 前記耐エツチング膜がノンドープの多結晶シ
リコン膜とリン・シリケート・ガラス膜とからな
ることを特徴とする特許請求の範囲第１項記載の
形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57227602A JPS59121836A (ja) | 1982-12-28 | 1982-12-28 | 位置合せマ−クの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57227602A JPS59121836A (ja) | 1982-12-28 | 1982-12-28 | 位置合せマ−クの形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59121836A JPS59121836A (ja) | 1984-07-14 |
| JPH0355973B2 true JPH0355973B2 (ja) | 1991-08-27 |
Family
ID=16863503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57227602A Granted JPS59121836A (ja) | 1982-12-28 | 1982-12-28 | 位置合せマ−クの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59121836A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2767594B2 (ja) * | 1988-11-16 | 1998-06-18 | 富士通株式会社 | 半導体装置の製造方法 |
| JPH02230718A (ja) * | 1989-03-03 | 1990-09-13 | Nec Corp | 目合わせマークおよびその作製方法 |
-
1982
- 1982-12-28 JP JP57227602A patent/JPS59121836A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59121836A (ja) | 1984-07-14 |
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