JPH0355987B2 - - Google Patents

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JPH0355987B2
JPH0355987B2 JP62292263A JP29226387A JPH0355987B2 JP H0355987 B2 JPH0355987 B2 JP H0355987B2 JP 62292263 A JP62292263 A JP 62292263A JP 29226387 A JP29226387 A JP 29226387A JP H0355987 B2 JPH0355987 B2 JP H0355987B2
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/061—Manufacture or treatment of FETs having Schottky gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/80—FETs having rectifying junction gate electrodes
    • H10D30/87—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET]
    • H10D30/871—Vertical FETs having Schottky gate electrodes 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/213—Channel regions of field-effect devices
    • H10D62/221—Channel regions of field-effect devices of FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D62/824—Heterojunctions comprising only Group III-V materials heterojunctions, e.g. GaN/AlGaN heterojunctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00—Etching of wafers, substrates or parts of devices
    • H10P50/60—Wet etching
    • H10P50/61—Electrolytic etching
    • H10P50/617—Electrolytic etching of Group III-V materials

Landscapes

  • Junction Field-Effect Transistors (AREA)
  • Bipolar Transistors (AREA)

Description

【発明の詳細な説明】
本発明は非常に寸法の小さい半導体デバイスの
製造方法に係る。 半導体技術が発達するにつれて、高い性能を得
るために必要な寸法は非常に小さい値となり、
各々の製造操作の直接的な制御が非常に高価につ
き、信頼性がなくなるので、間接的な制御に注意
が向けられつつある。 間接的な寸法制御を用いることによつて製造さ
れるそのような小さい寸法のデバイスの例がいく
つかある。 デバイス製造の一つの技術においては、二つの
より広い領域の間のアンダーカツト・ウエブであ
る領域が用いられる。この技術はUSP3833435及
びUSP4111725において用いられている。デバイ
ス製造の他の技術においては異つた食刻応答層が
用いられる。この技術を用いる平坦な半導体デバ
イスはUSP4135954に示されるようにして作られ
る。 従来技術における間接的制御の例においては、
単一パラメータが用いられた。 本発明に従つて、構造体が作られる材料の初期
の形態及び特性が相互に関連付けられ、寸法がそ
の材料の特性及び配列の結果であつて正しい値に
自動的に制限されるような構造体を生じる製造プ
ロセスを可能にするところの製造技術が提供され
る。 半導体における厳格な寸法の一つは、多数もし
くは少数のキヤリヤが接合の間を横断しなければ
ならないところのデバイスの領域のキヤリヤ伝送
長さである。デバイス製造における制限の多くは
処理ステツプ退化熱のようなこの寸法に対する有
害な効果もしくは不純物配置の不正確さに関連す
るものである。 本発明に従つて、製造されるべきデバイスのた
めのこのデバイス伝送寸法が結晶製造操作の正確
な寸法制御のもとで、初期の中間生成物構造体に
おいて与えられる。 第１図を参照すると、初期中間生成物は少くと
も三つの層２，３及び７を有する単結晶半導体部
材１である。層２及び４は制御領域とは異つた半
導体材料から成り、各々半導体キヤリヤ応答ヘテ
ロ接合５及び６を形成する。接合５及び６の間の
層３の厚さは最終的な半導体デバイスにおけるキ
ヤリヤ伝送装置である。 第２図を参照すると、処理操作の結果が示され
ている。上部表面に開口８が形成され、領域２及
び領域３の両方が露出されている。突出した部分
９が形成されることによつて、層３の厚さによつ
てすでに達成された正確なキヤリヤ伝送寸法並び
に層２，４及び層３の露出した部分によつて達成
された外部接触能力を有するデバイスを部分９に
製造することが可能となる。 本発明の中間構造体によつていくつかの処理上
の利点が得られる。例えば低温製造、薄層化
（thinning）、選択的酸化並びに選択的メツキが可
能である。ひいてはこれらのステツプは垂直ヘテ
ロ接合構造体を与え、デバイスの利点を達成する
ための材料の選択が可能となる。 一つの特定のデバイスの利点はFETデバイス
の領域の間の仕事関数差を最小にする能力にあ
る。 本発明に従つて細心に選択された仕事関数を有
する多重半導体材料がデバイスの領域の間の界面
制限（boundary limitations）を阻止するように
働くFET構造体が与えられる。即ちこれによつ
て電界効果チヤネルをいかに短くできるかという
ことに関する制限が回避される。仕事関数がデバ
イスのすべての領域において同じであるような構
造体が与えられる。これによつてエネルギー帯端
部は一つの領域から他の領域へと急峻に変化し、
電子濃度プロフイールも又急峻に変化する。この
結果はデバイス毎に界面キヤリヤ条件に関して許
容度をとる必要がなく、寸法はよりずつど緊密な
公差に保持しうる点にある。これは、デバイスに
おける２分の１ミクロンのゲート幅および１ミク
ロンのゲート幅の間の差が0.81cm2（1inch2のの1/
８）当り64000及び128000のデバイスの間の差を生
じるIC技術において重要である。 デバイスにおける仕事関数マツチングの利点は
第３図乃至第６図に示された従来技術と第７図乃
至第１０図に示された本発明を比較することによ
つて明らかである。 第３図を参照すると通常のFETが示されてい
る。ソース領域１０がチヤネル領域１１に隣接し
て設けられ、これに隣接してドレイン領域１２が
設けられている。ソース及びドレイン領域はより
高い導電率を示すｎ＋領域であつて、より低い導
電率のチヤネル領域はｎで示されている。それら
の領域は基板において形成され、それぞれソー
ス、チヤネル及びドレインに対するオーミツク接
点１３，１４及び１５を有する。 第４図、第５図及び第６図は第３図の線Ａ−
A′に沿つて示される電子エネルギー及び濃度に
関する図である。この場合、デバイスのセクシヨ
ンは第３図において分離され、x10、x11及びx12
で示される電子親和度は三つの領域すべてに関し
て同じであつて、それらの領域に対する仕事関数
φ10、φ11及びφ12が、真空レベルからフエル
ミ・レベルへ向うが故に異なるものと仮定され
る。 第５図においてデバイスのセクシヨンが理論通
り接続された場合の効果が示されている。この場
合、エネルギー帯の端部は一つの領域から他の領
域へ徐々に変化しなければならない。第３図から
して漸次的変化が、許容できるチヤネル１１の長
さに対する効果を与えることが明らかである。こ
の効果は従来技術においては短チヤネル効果とし
て知られている。これは第６図の電子濃度図に関
してさらに説明される。領域（チヤネル領域１
１）における電子濃度が隣接する領域からそれへ
流れ込む電子によつて相当増大される。 第３図に示されるような従来技術のタイプの構
造体は第７図乃至第１０図に示される本発明の仕
事関数マツチング技術を用いることによつて緩和
されたチヤネル寸法に関する制限を有する。 第７図において本発明に従つて、標準的な
FET関係でソース領域１６、チヤネル領域１７
及びドレイン領域１８を有する構造体が示されて
いる。ここで領域１６，１７及び１８は各々第１
図の領域２，３及び４に対応する。 本発明に従つて、少くとも領域のうちの二つが
異つた半導体材料からなるヘテロ接合デバイスで
ある。本発明の効果を十分に説明するために、領
域１６、領域１７及び領域１８はそれらの仕事関
数が同じとなるように選択された異つた半導体材
料からなるように示されている。さらに第７図の
構造体はチヤネル領域１７が各々の側部において
それぞれゲート電極１９及び２０を有する様子を
示している。チヤネル領域１７は第３図の通常の
デバイスに比べてチヤネル抵抗もしくはデバイス
面積あるいはその両方を滅じるように用いること
ができる。 本発明に従つて、領域の各々における第８図に
示される電子仕事関数が下記の１式に示されるよ
うに等しくなるように選択された異つた半導体材
料でもつて形成される。その式の成分は(2)、(3)及
び(4)の式によつて与えられる。 式においてφは電子ボルトで示され、φS、φC
及びφDはそれぞれソース１６、チヤネル１７及
びドレイン１８における電子仕事関数である。 Ｘは電子ボルトで示される電子親和度であつて
XS、XC及びXDはソース、チヤネル及びドレイン
領域の電子親和度である。 ECは伝導帯の底部におけるエネルギーを示し
ECS、ECCそしてECDはソース、チヤネル及びドレ
イン領域における伝導帯の底部におけるエネルギ
ーである。 EFはフエルミ・レベルにおけるエネルギーで
あつて、EFS、EFC及びEFDはそれぞれソース、チ
ヤネル及びドレイン領域のフエルミ・レベルにお
けるエネルギーである。 ｑは電荷である。 φS＝φC＝φD (1) φS＝XSECS−EFS／ｑ (2) φS＝XS＋ECC＋EFC／ｑ (3) φD＝XD＋ECD＋EFD／ｑ (4) 第８図においては、下側記号１６，１７及び１
８を用いて示されるところの第７図の構造体に対
する電子エネルギー図が示されている。エネルギ
ー図はデバイスのセクシヨンが分離されていると
いう仮定でもつて第７図の線Ｂ−B′に沿つて示
されたものである。本発明に従つて種々の領域の
材料は、仕事関数φ16、φ17及びφ18が全て等しく
電子親和度がすべて異なるように選択される。構
造体に対するこの効果は第９図に関連して示され
る。その電子エネルギーはデバイスのセクシヨン
が今や相互に隣接した状態にあるものと仮定して
示される。従来技術に関する第５図と比べてみる
と、そのエネルギー帯の図によつてエネルギー帯
の端部は一つの領域から他の領域へ急峻に変化す
ることが可能となり、中央のチヤネル領域の物理
的な寸法のいくらかが帯エネルギーにおける変動
のために許容される必要がない。 第１０図において、電子濃度が一つの領域から
他の領域へ向つて急峻に変化している。チヤネル
領域における電子濃度はそれに隣接する領域によ
つては影響を受けない。これはそれに隣接する領
域によつて電子濃度が大きく影響される第６図と
比較される。 以上からして三つの異なる半導体材料が示され
たが本発明の利点における段階が二つの異なる領
域における同じような仕事関数を生じる少くとも
二つの異なる半導体材料が存在する限り達成され
得ることが当業者にとつて明らかなことである。
第９図及び第１０図に示されたような効果の少く
とも幾分かが得られ、これが第５図及び第６図に
よつて示された従来技術に対する改良点である。 本発明は、非常に正確に制御された薄い垂直ウ
エブが二つのより広い面積の領域の間に形成さ
れ、オーミツク接点が三つの領域すべてに与えら
れるような半導体デバイスの製造の技術を用いる
ことによつて実現される。 本発明は開始基板として第１図に示されるよう
な部材を用いる。これは三層構造の層の少くとも
二つのタイプの層を有し、その中央の層は層の間
にヘテロ接合を配置することによつて達成される
伝送寸法を有する。 第１１図を参照する。本発明はソース領域２１
が第１図の三層構造の基板１の最下領域に対応す
る垂直FETを作るために用いられる。チヤネル
領域２２は、その上にゲート金属領域２３及び２
４が付着された第１図の中央の第二層３から作ら
れた薄い垂直ウエブである。絶縁酸化物２５は領
域２１の上に設けられる。絶縁酸化物２７はドレ
イン領域２６の上に設けられている。図示されな
いソース及びドレイン・オーミツク接点がソース
２１及びドレイン２６の領域に設けられる。 ゲート領域２２のウエブの厚さは他の出願にお
いて示された自動制限技術を用いることによつて
達成される。その技術において、光発生キヤリヤ
を用いる電解エツチング処理が所望の寸法を達成
するために用いられ、そのプロセスが適当な寸法
における自動制限を行う。電解エツチング動作に
続いて、領域２１及び２６が導電性であるので陽
極酸化技術を用いて酸化物２５及び２７が成長さ
れる。 本発明によつて広い範囲の構造上の及びプロセ
ス上の改良が提供される。これらは第１１図に示
されるタイプのいくつかのデバイスを用いるIC
の製造に関連して詳細に説明される。 第１２図に中間プロセス・ステツプが示され
る。準絶縁性の取扱い促進基板上に各々三つのエ
ピタキシヤル層２，３及び４を有する第１図の開
始構造体が用いられる。最上層４は中央の層３の
バンドギヤツプよりもより広いバンドギヤツプを
有する材料からできている。三つの層２，３及び
４のための材料は内蔵電位を最小にし、隣接する
層の間の結晶格子整合を最適にするように選択さ
れる。各々の層２，３及び４は領域の間において
仕事関数に対する効果が認められる限り緊密にド
ープすることができる。第１図の構造体がエピタ
キシヤル成長によつて行われる場合、成長の段階
において標準的な不純導入が行われる。 第１１図に示されるようなデバイスを製造する
場合、層２及び４は低い抵抗率のソース２１及び
ドレイン２６の領域となるように例えばｎ＋に濃
密にドープされる。垂直ウエブ・チヤネル構造体
２２をうるためにｎドーピング濃度が層３におい
て維持される。これによつて、金属部材２３及び
２４とチヤネル・ウエブ２２間のシヨツトキー・
バリア接合であるチヤネル領域２２に対するゲー
ト接合に対して所望電流−電圧回路特性が与えら
れる。 層３の厚さは形成されるデバイスのタイプに関
して所望のキヤリヤ伝送寸法を与えるように選択
された。第１１図のデバイスにおいて、層３の厚
さは所望のFETチヤネル長を与える。層２及び
４の厚さはｎ＋、ｎヘテロ接合における結晶格子
間隔不整合によつて生じる応力軽減を最適化し、
電気的抵抗を最小にするように選択される。 層４、層３及び層２の厚さは夫々0.2ミクロン、
0.2ミクロン及び1.5ミクロンである。 第１２図の特定の中間プロセス・ステツプ例に
おいて、上部表面２９においてレジスト・マスク
が設けられ、開口３０及び３１がチヤネル２２と
なるべき領域のいずれかの側において層４及び３
の両方を通してエツチングされた。 良好な実施例に従い、光発生キヤリヤを用いる
電解エツチングが後で用いられるので、マスクパ
ターンは、エツチングの後で、層４が半導体部材
もしくはウエハの端部に対して電気的に連続性を
有するか或いはさらに複雑な構造体が製造されつ
つある場合にはある通路を通して電気的に連続性
を有するように設計されるべきである。そのよう
な設計によつて、層３におけるチヤネル領域２２
の特定の厚さが画成される場合のエツチング・プ
ロセスにおいて、層２９及び２５が成長される場
合の陽極酸化において或いはゲート金属層２３及
び２４が設けられる場合の電気メツキ処理におい
て電気的にデバイスを用いることができる。 各々の層２，３及び４は相互に断立してエツチ
ングされるように、異つた材料で構成されること
が有利である。これによつて、下方の端部を上方
の端部に対して自己整合させることが助長され
る。さらにそれによつてマスクにおける欠陥によ
つて下方の領域が誤つてエツチングされることが
阻止される。 第１２図における開口３０及び３１を通して観
察することによつて、これまでのプロセスの完了
後の第１１図に示されるような本発明の構造体の
断面図及び平面図をみることができる。 第１３図を参照すると中央層の寸法及び中央層
へ対する接点を与えるためのプロセスの説明を助
長するために他の中間プロセス状態が示されてい
る。 第１３図において、第１２図の開口３０及び３
１を接続する層３の一部を露光することによつて
層４の材料に対して反応するところのエツチング
材でもつて表面２９の上のマスクを通してエツチ
ングすることによつて層４を通して領域３２が開
けられる。 ゲート接点が配置されるべきチヤネル６の一つ
の端部に直接隣接する開口３２内の層３の領域に
おいて陽子衝撃イオン注入もしくは付加的なエツ
チプロセスを用いることができる。これは開口３
２内の層４の露出した部分を金属の付着前に絶縁
性にするために行われる。 第１３図の状態の構造体は次に図示されない電
解浴内に配置される。この場合エツチ浴及び層３
の間にバイアス電圧が加えられ且つ第１１図のチ
ヤネル厚さ２２を形成すべき領域に対して光３３
が照射される。光３３は層４を貫通し層３におい
て吸収されるような適当な波長の光である。光が
吸収されることによつて電解エツチング電流を支
持するための自由少数キヤリヤを与える光発生キ
ヤリヤが層３において生じる。エツチング・プロ
セスは破線３４まで進行し、キヤリヤが完全に枯
渇する程度にまで層３が十分薄くエツチングされ
ると自動的に停止する。この方法によれば、層３
において発生する光発生キヤリヤの量は照射する
光の強度によつて制御することができるので、
層、３のエツチングの寸法は照射する光の強度に
よつて正確に制御することができるという効果が
ある。いくつかの例においては、２２で示される
厚さの目標値はバイアス用いることなく達成され
る。必要ならば、エツチング浴及び層３の間のバ
イアス電圧が正確な厚さを選択するために、従つ
てFETデバイス電気的スレツシヨルド電圧を選
択するために印加することができる。 開口３２内の層３のキヤリヤが枯渇したエツチ
ング薄層化チヤネル２２及び陽子衝撃領域を除く
第１１図のすべての領域２１及び２６であるとこ
ろのすべての導電領域の陽極酸化が行われる。こ
れによつて第１１図における酸化物２５及び２７
が形成される。 無電気技術を用いることによつて、層３の露出
した酸化されない領域のすべてにおいて金属が付
着され、第１３図の開口３２の領域並びに第１１
図のチヤネル２２の両側におけるゲート・シヨツ
トキー・バリア・ダイオード接続部２３及び２４
を通るゲート接点通路が与えられる。 次に第１４図及び第１５図を参照する。第１４
図において第１１図の構造体の正面図が示されて
いる。第１４図の構造体の概念的な側面図が第１
５図に示されている。これらの二つの図はデバイ
スのアイソレーシヨン及びいくつかの構造的な局
面を説明すべく第１１図の構造体の特徴を示して
いる。 所定の面積内に多数のデバイスが設けられる
IC技術において、それらのデバイスを分離する
ために非導電性領域を与えることによつてデバイ
スのアイソレーシヨンが行われる。 第１４図及び第１５図において、基板２８まで
すべての層を通してエツチングを行い、蒸着、ス
パツタリングもしくはスピング・オンの技術を用
いることによつて酸化物のようなアイソレーシヨ
ンを与えることによつてアイソレーシヨン３４が
設けられる様子が示されている。陽子衝撃もしく
はイオン注入のような代替技術をアイソレーシヨ
ンを設けるために用いることができる。この技術
分野においては標準的な技術であるところのコン
パクト・ホール・エツチングおよび相互結線メタ
ライゼーシヨン・ステツプを用いることによつ
て、回路用の金属接点３５が設けられる。チヤネ
ルの長さ、幅及び厚さは理解しやすいような寸法
で示されている。 本発明の技術は材料、特性及びプロセスステツ
プの相関関係を含み、本発明の実施を助長するた
めに、次の表において二つの別個の構造体を与え
るための実質的な物理的特性及び化学的感応性を
有する材料が示される。
【表】 第１６Ａ図及び第１６Ｂ図を参照すると、製造
用のマスクと共にNORゲートとして一般に知ら
れている標準的な回路として組立てられた第１１
図、第１４図及び第１５図の複数個のデバイスが
図示されている。 第１６Ａ図においてはNORゲートの回路図が
示されている。その回路は三つの入力の各々に対
して別々のデバイス及び負荷デバイスを有する。
このタイプの回路においては、もしも入力のいず
れにおいても高い電圧が印加されないならば、出
力に対して負荷デバイス並びに電流は与えられ
ず、出力電位は高い。そうでない場合負荷デバイ
ス電流は出力部においては得られず、出力電位は
低い。第１６Ａ図の回路における負荷デバイスは
デプレツシヨン・モードFETであつて入力部ト
ランジスタはエンハンスメント・モードFETで
ある。 第１６Ｂ図において、第１６Ａ図の回路の半導
体構造体をつくるために用いられる重ねられた６
つのマスクが示されている。各々のマスクにはそ
れぞれ第１７図乃至第２１図において示される。 第１７図はゲート・パツド接続部を与えるため
の第１３図の層４の除去を可能とし、開口３２を
画成するマスクのアウトラインを示す。そのマス
クは負荷デバイスのための小さな開口及び３つの
入力論理トランジスタのためのより大きな開口を
有する。第１８図は層４及び３の除去を可能と
し、各々のデバイスのための開口３０及び３１を
画成するマスクのアウトライン示す。 第１９図はデプレツシヨン負荷デバイスを作る
ためにスレツシヨルド電圧がシフトされる領域を
画成するマスクのアウトラインである。 第２０図はアイソレーシヨン３４を与えるため
にすべての３つの層２，３及び４の除去を可能に
するマスクのアウトラインを示す。 第２１図は接点ホールを得るためのマスクのア
ウトラインを示す。 第２２図は相互結線を与えるメタライゼーシヨ
ン・マスクのアウトラインを示す。 第１６Ａ図は回路の出力トランジスタとしてデ
プレツシヨン・モード・デバイスを用いるので、
このタイプの回路の収容はソース及びドレインの
ために使用されるべき開始構造体の層を交換する
ことによつて達成される。
【図面の簡単な説明】
第１図は中間構造体を示す図である。第２図は
処理ステツプによる構造上の効果を示す図であ
る。第３図は従来技術のFETである。第４図及
び第５図は電子エネルギーを説明する図である。
第６図は電子濃度を示す図である。第７図は本発
明のデバイスを示す図である。第８図及び第９図
は電子エネルギーを説明する図である。第１０図
は電子濃度を示す図である。第１１図は本発明を
用いる垂直構造体を示す図である。第１２図は本
発明の構造技術におけるある中間プロセス状態を
示す図である。第１３図は他の中間プロセス状態
を示す図である。第１４図及び第１５図は垂直構
造体を示す図である。第１６Ａ図は回路を示す図
である。第１６Ｂ図は本発明を用いる回路を製造
するためのマスクの組合わせを示す図である。第
１７乃至第２２図は個々のマスクを示す図であ
る。 ２１……ソース領域、２２……チヤネル領域、
２３，２４……ゲート金属、２５……絶縁酸化
物、２６……ドレイン領域、２７……絶縁酸化
物。

Claims (1)

  1. 【特許請求の範囲】 １ 上部層と、下部層と、該上部層と下部層との
    間に設けられた該上部層及び下部層とヘテロ接合
    を形成する中央層と、を有する単結晶半導体基板
    において、 (a) 上記上部層及び上記中央層の一部を除去して
    上記上部層及び上記中央層のウエブを形成する
    ステツプと、 (b) 上記上部層を貫通し上記中央層で吸収される
    ような波長の光を照射することによつて該中央
    層において発生する光発生キヤリアを用いて上
    記ウエブの上記中央層を所定の厚さになるまで
    エツチングするステツプと、 を有することを特徴とする半導体構造体の製造方
    法。
JP62292263A 1981-11-23 1987-11-20 半導体構造体の製造方法 Granted JPS63146472A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/324,240 US4460910A (en) 1981-11-23 1981-11-23 Heterojunction semiconductor
US324240 1981-11-23

Publications (2)

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JPS63146472A JPS63146472A (ja) 1988-06-18
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