JPH035617B2 - - Google Patents
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- Publication number
- JPH035617B2 JPH035617B2 JP59105181A JP10518184A JPH035617B2 JP H035617 B2 JPH035617 B2 JP H035617B2 JP 59105181 A JP59105181 A JP 59105181A JP 10518184 A JP10518184 A JP 10518184A JP H035617 B2 JPH035617 B2 JP H035617B2
- Authority
- JP
- Japan
- Prior art keywords
- ram
- rams
- tpm
- output
- data bus
- Prior art date
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- Expired - Lifetime
Links
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 description 5
- 101150046378 RAM1 gene Proteins 0.000 description 5
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 5
- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 description 4
- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 108091055813 miR-6 stem-loop Proteins 0.000 description 2
- 108091065445 miR-6-4 stem-loop Proteins 0.000 description 2
- 108091053743 miR-6-5 stem-loop Proteins 0.000 description 2
- 108091055911 miR-6-6 stem-loop Proteins 0.000 description 2
Landscapes
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】
（技術分野）
本発明は内部RAMの使用形態をマイクロ制御
によつてダイナミツクに変更できるマイクロプロ
グラム制御装置に関する。
によつてダイナミツクに変更できるマイクロプロ
グラム制御装置に関する。
（従来技術）
従来、マイクロプロセツサ内のRAM使用形態
において、複数ポートRAMとするか、シング
ル・ポートRAMとするかは、ハードウエア的に
固定されており、マイクロ命令によつてダイナミ
ツクに切換えることは不可能であつた。また、こ
のRAM構造によるレジスタ・フアイルを２セツ
ト持ちモードに従つてレジスタフアイルを切換え
るマイクロプロセツサが存在するが、これは単に
レジスタフアイルの何れを使用するかを切換える
のみであり、アクセス可能ポート数をマイクロ命
令にてダイナミツクに切換えることはできなかつ
た。
において、複数ポートRAMとするか、シング
ル・ポートRAMとするかは、ハードウエア的に
固定されており、マイクロ命令によつてダイナミ
ツクに切換えることは不可能であつた。また、こ
のRAM構造によるレジスタ・フアイルを２セツ
ト持ちモードに従つてレジスタフアイルを切換え
るマイクロプロセツサが存在するが、これは単に
レジスタフアイルの何れを使用するかを切換える
のみであり、アクセス可能ポート数をマイクロ命
令にてダイナミツクに切換えることはできなかつ
た。
（発明の目的）
本発明の目的は、このような問題点を解決し、
複数の内部RAMを動作モードに従つて複数ポー
トRAMとして使用するか又は各々のRAMを独
立に動作させて容量を複数倍にして使用するかを
マイクロ命令にてダイナミツクに切換えることに
より、複数のマクロ命令のインタプリート機能を
同一システムにて実現し、かつ各マクロ命令の性
能向上を実現したマイクロプログラム制御装置を
提供することにある。
複数の内部RAMを動作モードに従つて複数ポー
トRAMとして使用するか又は各々のRAMを独
立に動作させて容量を複数倍にして使用するかを
マイクロ命令にてダイナミツクに切換えることに
より、複数のマクロ命令のインタプリート機能を
同一システムにて実現し、かつ各マクロ命令の性
能向上を実現したマイクロプログラム制御装置を
提供することにある。
（発明の構成）
本発明のマイクロプログラム制御装置の構成は
複数の内部RAMと、これら各RAMに対応する
複数の出力ラツチと、これら出力ラツチからの出
力を第１のデータバスを介して入力して所定演算
を行いこの演算結果を第２のデータバスを介して
少くとも前記RAMのいずれかに供給する演算回
路と、マイクロ命令をデコードして前記RAMに
指令を与えるマイクロデコーダと、前記マイクロ
命令によつてセツトリセツトされ前記複数の
RAMを組合せて複数のアドレスポート用とする
か単一アドレスポート用とするかを設定する
RAMアクセス状態設定手段とを備え、この
RAMアクセス状態設定手段の出力により前記
RAMの使用状態が選択されることを特徴とす
る。
複数の内部RAMと、これら各RAMに対応する
複数の出力ラツチと、これら出力ラツチからの出
力を第１のデータバスを介して入力して所定演算
を行いこの演算結果を第２のデータバスを介して
少くとも前記RAMのいずれかに供給する演算回
路と、マイクロ命令をデコードして前記RAMに
指令を与えるマイクロデコーダと、前記マイクロ
命令によつてセツトリセツトされ前記複数の
RAMを組合せて複数のアドレスポート用とする
か単一アドレスポート用とするかを設定する
RAMアクセス状態設定手段とを備え、この
RAMアクセス状態設定手段の出力により前記
RAMの使用状態が選択されることを特徴とす
る。
（実施例）
次に図面によつて本発明を詳細に説明する。
第１図は本発明の一実施例のブロツク図であ
る。本実施例は、レジスタフアイルとして使用す
る２セツトのRAM１，２と、各RAM１，２の
出力ラツチ３，４と、演算回路５（以下ALUと
いう）と、マイクロ命令を格納するレジスタ６
（以下MIRという）と、RAMのポート数切換用
のモードフリツプフロツプ７（以下TPMとい
う）、マイクロ命令とTPM７その他の情報によつ
て各部の制御信号（12〜16）を発生させるマイク
ロデコーダ８と、各部を連結する３本のバス９〜
１１とにより構成される。TPM７は、MIR６か
らのマイクロ命令をマイクロデコーダ８によつて
デコードしたセツト、リセツト信号１２，１３に
よつて「０」、「１」を設定される。
る。本実施例は、レジスタフアイルとして使用す
る２セツトのRAM１，２と、各RAM１，２の
出力ラツチ３，４と、演算回路５（以下ALUと
いう）と、マイクロ命令を格納するレジスタ６
（以下MIRという）と、RAMのポート数切換用
のモードフリツプフロツプ７（以下TPMとい
う）、マイクロ命令とTPM７その他の情報によつ
て各部の制御信号（12〜16）を発生させるマイク
ロデコーダ８と、各部を連結する３本のバス９〜
１１とにより構成される。TPM７は、MIR６か
らのマイクロ命令をマイクロデコーダ８によつて
デコードしたセツト、リセツト信号１２，１３に
よつて「０」、「１」を設定される。
RAM１，２は、TPM７がノンアクテイブ
（TPM＝０；不活性）の時、マイクロデコーダ８
からのアクセス制御信号１４，１５によつて各々
独立したRAM１，２として各出力ラツチ３，４
を通したバス１０，１１にその出力が読み出さ
れ、ALU５で演算される。この演算実行後バス
９を介して何れか一方のRAMのみに書き込まれ
る。一方、TPM７がアクテイブ（TPM＝１；活
性）の時、RAM１，RAM２に異なるアドレス
を指定し、同時にバス１０，１１へ読み出し、
ALU５での演算結果は何れか一方のアドレスを
使用して、バス９からRAM１，RAM２に同一
データが格納される。
（TPM＝０；不活性）の時、マイクロデコーダ８
からのアクセス制御信号１４，１５によつて各々
独立したRAM１，２として各出力ラツチ３，４
を通したバス１０，１１にその出力が読み出さ
れ、ALU５で演算される。この演算実行後バス
９を介して何れか一方のRAMのみに書き込まれ
る。一方、TPM７がアクテイブ（TPM＝１；活
性）の時、RAM１，RAM２に異なるアドレス
を指定し、同時にバス１０，１１へ読み出し、
ALU５での演算結果は何れか一方のアドレスを
使用して、バス９からRAM１，RAM２に同一
データが格納される。
この２通りのRAM使用形態は、MIR６内のソ
ースレジスタ及びアキユームレータ指定フイール
ドとTPM７の情報を用いて、マイクロデコーダ
８によつて決定される。
ースレジスタ及びアキユームレータ指定フイール
ドとTPM７の情報を用いて、マイクロデコーダ
８によつて決定される。
更に、TPM７はマイクロ命令にてセツトリセ
ツト可能なフリツプフロツプとすることにより、
動作モードに従つてマイクロ命令によつてTPM
７を切換え、２ポートRAMとしての使用形態
（TPM＝１）とシングルポートRAMとしての使
用形態（TPM＝０）とをダイナミツクに変更す
ることが可能となる。
ツト可能なフリツプフロツプとすることにより、
動作モードに従つてマイクロ命令によつてTPM
７を切換え、２ポートRAMとしての使用形態
（TPM＝１）とシングルポートRAMとしての使
用形態（TPM＝０）とをダイナミツクに変更す
ることが可能となる。
この様な構成を有することにより、複数のマク
ロ命令をマイクロ命令にてインタプリートするシ
ステムに於いて、各々マクロ命令の構造に従つて
TPM７をダイナミツクに切換えて各マクロ命令
の性能向上を実現することができる。
ロ命令をマイクロ命令にてインタプリートするシ
ステムに於いて、各々マクロ命令の構造に従つて
TPM７をダイナミツクに切換えて各マクロ命令
の性能向上を実現することができる。
（発明の効果）
本発明は、以上説明したように、マイクロ制御
にて複数の内部RAMの使用モードをダイナミツ
クに切換え、複数ポートRAMとして使用するか
容量を複数倍にして使用するかを選択できるので
マクロ命令の性能向上を実現する効果がある。
にて複数の内部RAMの使用モードをダイナミツ
クに切換え、複数ポートRAMとして使用するか
容量を複数倍にして使用するかを選択できるので
マクロ命令の性能向上を実現する効果がある。
第１図は本発明の一実施例を示すブロツク図で
ある。図において １，２……RAM、３，４……各RAM１，２
の出力ラツチ、５……演算回路（ALU）、６……
マイクロ命令レジスタ（MIR）、７……RAMポ
ート切換フリツプ・フロツプ（TPM）、８……マ
イクロデコーダ、９，１０，１１……データ・バ
ス、１２，１３……TPMセツト・リセツト信号、
１４，１５……RAM１，RAM２のアクセス制
御信号、１６……RAM１，RAM２のアドレス
信号である。
ある。図において １，２……RAM、３，４……各RAM１，２
の出力ラツチ、５……演算回路（ALU）、６……
マイクロ命令レジスタ（MIR）、７……RAMポ
ート切換フリツプ・フロツプ（TPM）、８……マ
イクロデコーダ、９，１０，１１……データ・バ
ス、１２，１３……TPMセツト・リセツト信号、
１４，１５……RAM１，RAM２のアクセス制
御信号、１６……RAM１，RAM２のアドレス
信号である。
Claims (1)
- １ 複数の内部RAMと、これら各RAMに対応
する複数の出力ラツチと、これら出力ラツチから
の出力を第１のデータバスを介して入力して所定
演算を行いこの演算結果を第２のデータバスを介
して少くとも前記RAMのいずれかに供給する演
算回路と、マイクロ命令をデコードして前記
RAMに指令を与えるマイクロデコーダと、前記
マイクロ命令によつてセツトリセツトされ前記複
数のRAMを組合せて複数のアドレスポート用と
するか単一アドレスポート用とするかを設定する
RAMアクセス状態設定手段とを備え、この
RAMアクセス状態設定手段の出力により前記
RAMの使用状態が選択されることを特徴とする
マイクロプログラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59105181A JPS60247739A (ja) | 1984-05-24 | 1984-05-24 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59105181A JPS60247739A (ja) | 1984-05-24 | 1984-05-24 | マイクロプログラム制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60247739A JPS60247739A (ja) | 1985-12-07 |
| JPH035617B2 true JPH035617B2 (ja) | 1991-01-28 |
Family
ID=14400502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59105181A Granted JPS60247739A (ja) | 1984-05-24 | 1984-05-24 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60247739A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3854925T2 (de) * | 1987-02-24 | 1996-11-07 | Digital Equipment Corp | Bestimmungssteuerlogik für die arithmetische und logische einheit eines digitaldatenprozessors |
| US5276892A (en) * | 1987-02-24 | 1994-01-04 | Digital Equipment Corporation | Destination control logic for arithmetic and logic unit for digital data processor |
-
1984
- 1984-05-24 JP JP59105181A patent/JPS60247739A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60247739A (ja) | 1985-12-07 |
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