JPS60247739A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
- Publication number
- JPS60247739A JPS60247739A JP59105181A JP10518184A JPS60247739A JP S60247739 A JPS60247739 A JP S60247739A JP 59105181 A JP59105181 A JP 59105181A JP 10518184 A JP10518184 A JP 10518184A JP S60247739 A JPS60247739 A JP S60247739A
- Authority
- JP
- Japan
- Prior art keywords
- rams
- tpm7
- ram
- microinstructions
- mode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 description 5
- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 108091055813 miR-6 stem-loop Proteins 0.000 description 1
- 108091065445 miR-6-4 stem-loop Proteins 0.000 description 1
- 108091053743 miR-6-5 stem-loop Proteins 0.000 description 1
- 108091055911 miR-6-6 stem-loop Proteins 0.000 description 1
Landscapes
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は内部ＲＡＭの使用形態をマイクロ制御によって
ダイナミックに変更できるマイクロプログラム制御装置
に関する。
ダイナミックに変更できるマイクロプログラム制御装置
に関する。
（従来技術）
従来、マイクロプロセッサ内のＲＡＭ使用形態において
、複数ポー）ＲＡＭとするか、シングル会ボートＲＡＭ
とするかは、ハードウェア的に固定されており、マイク
ロ命令によってダイナミックに切換えることは不可能で
あった。また、このＲＡＭ構造によるレジスタ・ファイ
ルを２セット持ちモードに従ってレジスタファイルを切
換えるマイクロプロセッサが存在するが、これは単にレ
ジスタファイルの何れを使用するかを切換えるのみであ
り、アクセス可能ボート数をマイクロ命令にてダイナミ
ックに切換えることはできなかった。
、複数ポー）ＲＡＭとするか、シングル会ボートＲＡＭ
とするかは、ハードウェア的に固定されており、マイク
ロ命令によってダイナミックに切換えることは不可能で
あった。また、このＲＡＭ構造によるレジスタ・ファイ
ルを２セット持ちモードに従ってレジスタファイルを切
換えるマイクロプロセッサが存在するが、これは単にレ
ジスタファイルの何れを使用するかを切換えるのみであ
り、アクセス可能ボート数をマイクロ命令にてダイナミ
ックに切換えることはできなかった。
（発明の目的）
本発明の目的は、このような間順点を解決し。
複数の内部ＲＡＭを動作モードに従って複数ボー）ＲＡ
Ｍとして使用するか又は各々のＲＡＭを独立に動作させ
て容量を複数倍にして使用するかをマイクロ命令にてダ
イナミックに切換えることにヨリ、複数のマイクロ命令
のインタブリート機能を同一システムにて実現し、かつ
各マクロ命令の性能向上を実現したマイクロプログラム
制御装置を提供することにある。
Ｍとして使用するか又は各々のＲＡＭを独立に動作させ
て容量を複数倍にして使用するかをマイクロ命令にてダ
イナミックに切換えることにヨリ、複数のマイクロ命令
のインタブリート機能を同一システムにて実現し、かつ
各マクロ命令の性能向上を実現したマイクロプログラム
制御装置を提供することにある。
（発明の構成）
本発明のマイクロプログラム制御装置の構成は複数の内
部ＲＡＭと、これら各ＲＡＭに対応する複数の出力ラッ
チと、これら出力ラッチからの出力を第１のデータバス
を介して入力して所定演算を行いこの演算結果を第２の
データバスを介して少くとも前記ＲＡＭのいずれかに供
給する演算回路と、マイクロ命令をデコードして前記Ｒ
ＡＭに指令を与えるマイクロデコーダと、前記マイクロ
命令によってセットリセットされ、前記几ＡＭのアクセ
スされる状態の使用モードを設定する状態設定手段とを
備え、前記ＲＡＭの使用モードをマイクロプログラムに
よって選択することを特徴とする。
部ＲＡＭと、これら各ＲＡＭに対応する複数の出力ラッ
チと、これら出力ラッチからの出力を第１のデータバス
を介して入力して所定演算を行いこの演算結果を第２の
データバスを介して少くとも前記ＲＡＭのいずれかに供
給する演算回路と、マイクロ命令をデコードして前記Ｒ
ＡＭに指令を与えるマイクロデコーダと、前記マイクロ
命令によってセットリセットされ、前記几ＡＭのアクセ
スされる状態の使用モードを設定する状態設定手段とを
備え、前記ＲＡＭの使用モードをマイクロプログラムに
よって選択することを特徴とする。
（実施例）
次に図面によって本発明の詳細な説明する。
第１図は本発明の一実施例のブロック図である。
本実施例は、レジスタファイルとして使用する２セツト
のＲ，ＡＭＩ、２と、各ＲＡＭ１，２の出力ラノチ３，
４と、演算回路５（以下ＡＬＵという）と、マイクロ命
令を格納するレジスタ６（以下ＭＩＲという）と、ＲＡ
Ｍのボート数切換用のモードンリップンロップ７（以下
ＴＰＭという）、マイクロ命令とＴＰＭ？その他の情報
によって各部の制御信号（１２〜１６）を発生させるマ
イクロデコーダ８と、各部を連結する３本のバス９〜１
１とにより構成される。ＴＰＭ７は、ＭＩＲ６がらのマ
イクロ命令をマイクロデコーダ８によってデコードした
セット、リセット信号１２．１３によって［ｏＪ 、
ｒｉＪを設定される。
のＲ，ＡＭＩ、２と、各ＲＡＭ１，２の出力ラノチ３，
４と、演算回路５（以下ＡＬＵという）と、マイクロ命
令を格納するレジスタ６（以下ＭＩＲという）と、ＲＡ
Ｍのボート数切換用のモードンリップンロップ７（以下
ＴＰＭという）、マイクロ命令とＴＰＭ？その他の情報
によって各部の制御信号（１２〜１６）を発生させるマ
イクロデコーダ８と、各部を連結する３本のバス９〜１
１とにより構成される。ＴＰＭ７は、ＭＩＲ６がらのマ
イクロ命令をマイクロデコーダ８によってデコードした
セット、リセット信号１２．１３によって［ｏＪ 、
ｒｉＪを設定される。
ＲＡＭＩ 、 ＲＡＭ２は、ＴＰＭ７がノンアクティブ
（ＴＰＭ＝０；不活慟の時、マイクロデコーダ８からの
アクセス制御信号１４．１５によって各々独立したＲＡ
ＭＩ、２として各出力ラッチ３，４を通してバス１０．
１１にその出力が誘、み出され、ＡＬＵ５で演算される
。この演算実行後バス９を介して何れか一方のＲＡＭの
みに書き込まれる。一方。
（ＴＰＭ＝０；不活慟の時、マイクロデコーダ８からの
アクセス制御信号１４．１５によって各々独立したＲＡ
ＭＩ、２として各出力ラッチ３，４を通してバス１０．
１１にその出力が誘、み出され、ＡＬＵ５で演算される
。この演算実行後バス９を介して何れか一方のＲＡＭの
みに書き込まれる。一方。
ＴＰＭ７がアクティブ（ＴＰＭ＝１；活性）の時、ＲＡ
Ｍ１．ＲＡＭ２に異なるアドレスを指定し、同時にバス
１０．１１へ読み出し、Ａ Ｌ Ｕ ５での演算結果は
何れか一方のアドレスを使用して、バス９からＲＡＭＩ
、ＲＡＭ２に同一データが整紗される。
Ｍ１．ＲＡＭ２に異なるアドレスを指定し、同時にバス
１０．１１へ読み出し、Ａ Ｌ Ｕ ５での演算結果は
何れか一方のアドレスを使用して、バス９からＲＡＭＩ
、ＲＡＭ２に同一データが整紗される。
この２通りのＲＡ Ｍ使用形態は、ＭＩ几６内のソース
レジスク及びアキュームレータ指定フィールドとＴＰＭ
７の情報を用い℃、マイクロデコーダ８によって決定さ
れる。
レジスク及びアキュームレータ指定フィールドとＴＰＭ
７の情報を用い℃、マイクロデコーダ８によって決定さ
れる。
更に、ＴＰＭ７はマイクロ命令にてセットリセット可能
な７リツプンロツプとすることにより、動作モードに従
ってマイクロ命令によってＴＰＭ７を切換え、２ボ一ト
ＲＡＭとしての使用形態（ＴＰＭ＝１）とシングルボー
ト几ＡＭとしての使用形態（ＴＰＭ＝０）とをダイナミ
ックに変更することが可能となる。
な７リツプンロツプとすることにより、動作モードに従
ってマイクロ命令によってＴＰＭ７を切換え、２ボ一ト
ＲＡＭとしての使用形態（ＴＰＭ＝１）とシングルボー
ト几ＡＭとしての使用形態（ＴＰＭ＝０）とをダイナミ
ックに変更することが可能となる。
この様な構成を有することにより、複数のマクロ命令を
マイクロ命令にてインタブリートするシステムに於いて
、各々マクロ命令の構造に従ってＴＰＭ７をダイナミッ
クに切換えて各マクロ命令の性能向上を実現することが
できる。
マイクロ命令にてインタブリートするシステムに於いて
、各々マクロ命令の構造に従ってＴＰＭ７をダイナミッ
クに切換えて各マクロ命令の性能向上を実現することが
できる。
（発明の効果）
本発明は、以上説明したように、マイクロ制御にて複数
の内部ＲＡ Ｍの使用モードをダイナミックに切換え、
複数ポー）ＲＡＭとして使用するか容量を複数倍にして
使用するかを選択できるのでマクロ命令の性能向上を実
現する効果がある。
の内部ＲＡ Ｍの使用モードをダイナミックに切換え、
複数ポー）ＲＡＭとして使用するか容量を複数倍にして
使用するかを選択できるのでマクロ命令の性能向上を実
現する効果がある。
第１図は本発明の一実施例を示すブロック図である。図
において １．２・・・・・・ＲＡＭ、３．４・・・・・・各ＲＡ
ＭＩ、２の出力ラッチ、５・・・・・・演算回９７５
（ＡＬＵ ）、６・・・マイクロ命令レジスタ（ＭＩＲ
）、？・・・・・・ＲＡＭポート切換切換クリップロッ
プ（ＴＰＭ）、８・・・マイクロデコーダ、９，１０，
１１・・・・・・データ・バス％ １２ ｅ １３・・
・・・ＴＰＭセット・リセット信号％１４，１５・・・
・・・ＲＡＭｚ 、 ＲＡＭ２のアクセス制御信号、１
６・・・・・・ＲＡＭＩ、ＲＡＭ２のアドレス信号であ
る。
において １．２・・・・・・ＲＡＭ、３．４・・・・・・各ＲＡ
ＭＩ、２の出力ラッチ、５・・・・・・演算回９７５
（ＡＬＵ ）、６・・・マイクロ命令レジスタ（ＭＩＲ
）、？・・・・・・ＲＡＭポート切換切換クリップロッ
プ（ＴＰＭ）、８・・・マイクロデコーダ、９，１０，
１１・・・・・・データ・バス％ １２ ｅ １３・・
・・・ＴＰＭセット・リセット信号％１４，１５・・・
・・・ＲＡＭｚ 、 ＲＡＭ２のアクセス制御信号、１
６・・・・・・ＲＡＭＩ、ＲＡＭ２のアドレス信号であ
る。
Claims (1)
- 複数の内部ＲＡＭと、これら各ＲＡ Ｍに対応する複数
の出力ラッチと、これら出力ラッチからの出力を第１の
データバスを介して入力して所定演算を行いこの演算結
果を第２のデータバスを介して少くとも前記ＲＡＭのい
ずれかに供給する演算回路と、マイクロ命苓をデコード
して前記ＲＡＭに指令を与えるマイクロデコーダと、前
記マイクロ命令によってセットリセットされ前記各ＲＡ
Ｍのアクセスされる状態の使用モードを設定する状態設
定手段とを備え、前記各ＲＡＭの使用モードをマイクロ
プログラムによって選択することを特徴とするマイクロ
プログラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59105181A JPS60247739A (ja) | 1984-05-24 | 1984-05-24 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59105181A JPS60247739A (ja) | 1984-05-24 | 1984-05-24 | マイクロプログラム制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60247739A true JPS60247739A (ja) | 1985-12-07 |
| JPH035617B2 JPH035617B2 (ja) | 1991-01-28 |
Family
ID=14400502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59105181A Granted JPS60247739A (ja) | 1984-05-24 | 1984-05-24 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60247739A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5276892A (en) * | 1987-02-24 | 1994-01-04 | Digital Equipment Corporation | Destination control logic for arithmetic and logic unit for digital data processor |
| EP0418220B1 (en) * | 1987-02-24 | 1996-01-17 | Digital Equipment Corporation | Destination control logic for arithmetic and logic unit for digital data processor |
-
1984
- 1984-05-24 JP JP59105181A patent/JPS60247739A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5276892A (en) * | 1987-02-24 | 1994-01-04 | Digital Equipment Corporation | Destination control logic for arithmetic and logic unit for digital data processor |
| EP0418220B1 (en) * | 1987-02-24 | 1996-01-17 | Digital Equipment Corporation | Destination control logic for arithmetic and logic unit for digital data processor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH035617B2 (ja) | 1991-01-28 |
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