JPH07244611A - メモリ内蔵マイクロコンピュータ - Google Patents
メモリ内蔵マイクロコンピュータInfo
- Publication number
- JPH07244611A JPH07244611A JP6034535A JP3453594A JPH07244611A JP H07244611 A JPH07244611 A JP H07244611A JP 6034535 A JP6034535 A JP 6034535A JP 3453594 A JP3453594 A JP 3453594A JP H07244611 A JPH07244611 A JP H07244611A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- read
- information
- data
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Storage Device Security (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】
【目的】 外部バスモード時に内蔵ＲＯＭの情報を第三
者が読み出せないようにしたメモリ内蔵マイクロコンピ
ュータを提供することである。 【構成】 命令及びデータを含む情報が格納された読出
し専用メモリと、前記読出し専用メモリまたは外部メモ
リ中の命令を内部バスを介して取り込み、該命令を実行
する中央処理装置とを有するメモリ内蔵マイクロコンピ
ュータにおいて、前記読出し専用メモリ中の各アドレス
における情報にそれぞれ対応した１ビット情報を格納す
る不揮発性メモリと、前記読出し専用メモリから読み出
された情報の前記内部バスへの出力を前記１ビット情報
に基づいて選択的に制御するコントロール回路とを設け
たものである。
者が読み出せないようにしたメモリ内蔵マイクロコンピ
ュータを提供することである。 【構成】 命令及びデータを含む情報が格納された読出
し専用メモリと、前記読出し専用メモリまたは外部メモ
リ中の命令を内部バスを介して取り込み、該命令を実行
する中央処理装置とを有するメモリ内蔵マイクロコンピ
ュータにおいて、前記読出し専用メモリ中の各アドレス
における情報にそれぞれ対応した１ビット情報を格納す
る不揮発性メモリと、前記読出し専用メモリから読み出
された情報の前記内部バスへの出力を前記１ビット情報
に基づいて選択的に制御するコントロール回路とを設け
たものである。
Description
【０００１】
【産業上の利用分野】本発明は、外部バスモードをサポ
ートするＲＯＭ（リード・オンリー・メモリ）を内蔵し
たメモリ内蔵マイクロコンピュータに関し、特に該内蔵
ＲＯＭのデータを保護するメモリ内蔵マイクロコンピュ
ータに関する。
ートするＲＯＭ（リード・オンリー・メモリ）を内蔵し
たメモリ内蔵マイクロコンピュータに関し、特に該内蔵
ＲＯＭのデータを保護するメモリ内蔵マイクロコンピュ
ータに関する。
【０００２】
【従来の技術】従来、この種のメモリ内蔵マイクロコン
ピュータにおいては、内蔵ＲＯＭに書き込まれたデータ
の正否を確認するため、特別に外部からＲＯＭのデータ
を読み出すモード（テストモード）を設定しているが、
このテストモードに対するセキュリティの手法は既に知
られている。
ピュータにおいては、内蔵ＲＯＭに書き込まれたデータ
の正否を確認するため、特別に外部からＲＯＭのデータ
を読み出すモード（テストモード）を設定しているが、
このテストモードに対するセキュリティの手法は既に知
られている。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来のメモリ内蔵マイクロコンピュータにおいて、例えば
外部メモリを使用するシステム（外部バスモード）を用
いる場合に、外部メモリが、内蔵ＲＯＭの全データを読
み出すプログラムが格納されたメモリと取り替えられた
ときは、第三者に内蔵ＲＯＭの全情報を読み出されてし
まうという問題があった。
来のメモリ内蔵マイクロコンピュータにおいて、例えば
外部メモリを使用するシステム（外部バスモード）を用
いる場合に、外部メモリが、内蔵ＲＯＭの全データを読
み出すプログラムが格納されたメモリと取り替えられた
ときは、第三者に内蔵ＲＯＭの全情報を読み出されてし
まうという問題があった。
【０００４】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、外部バスモー
ド時に内蔵ＲＯＭの全情報を第三者が読み出せないよう
にしたメモリ内蔵マイクロコンピュータを提供すること
である。
するためになされたもので、その目的は、外部バスモー
ド時に内蔵ＲＯＭの全情報を第三者が読み出せないよう
にしたメモリ内蔵マイクロコンピュータを提供すること
である。
【０００５】その他の目的は、外部バスモード時に内蔵
ＲＯＭの命令のみを第三者が読み出せないようにして第
三者によるプログラムの解読、解析を非常に困難なもの
としたメモリ内蔵マイクロコンピュータを提供すること
である。
ＲＯＭの命令のみを第三者が読み出せないようにして第
三者によるプログラムの解読、解析を非常に困難なもの
としたメモリ内蔵マイクロコンピュータを提供すること
である。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明の特徴は、命令及びデータを含む情報が格納
された読出し専用メモリと、前記読出し専用メモリまた
は外部メモリ中の命令を内部バスを介して取り込み、該
命令を実行する中央処理装置とを有するメモリ内蔵マイ
クロコンピュータにおいて、前記読出し専用メモリ中の
各アドレスにおける情報にそれぞれ対応した１ビット情
報を格納する不揮発性メモリと、前記読出し専用メモリ
から読み出された情報の前記内部バスへの出力を前記１
ビット情報に基づいて選択的に制御するコントロール回
路とを設けたことにある。
に、本発明の特徴は、命令及びデータを含む情報が格納
された読出し専用メモリと、前記読出し専用メモリまた
は外部メモリ中の命令を内部バスを介して取り込み、該
命令を実行する中央処理装置とを有するメモリ内蔵マイ
クロコンピュータにおいて、前記読出し専用メモリ中の
各アドレスにおける情報にそれぞれ対応した１ビット情
報を格納する不揮発性メモリと、前記読出し専用メモリ
から読み出された情報の前記内部バスへの出力を前記１
ビット情報に基づいて選択的に制御するコントロール回
路とを設けたことにある。
【０００７】
【作用】上述の如き構成によれば、例えば読出し専用メ
モリから読み出された情報がデータの場合は、不揮発性
メモリから“０”の１ビット情報が出力されてコントロ
ール回路へ供給される。その結果、コントロール回路は
読出し専用メモリからのデータをそのまま内部バスへ出
力するように制御する。
モリから読み出された情報がデータの場合は、不揮発性
メモリから“０”の１ビット情報が出力されてコントロ
ール回路へ供給される。その結果、コントロール回路は
読出し専用メモリからのデータをそのまま内部バスへ出
力するように制御する。
【０００８】また、読出し専用メモリから読み出された
情報が命令の場合は、不揮発性メモリから“１”の１ビ
ット情報が出力されてコントロール回路へ供給される。
その結果、コントロール回路は読出し専用メモリからの
命令をそのまま内部バスへ出力しないように制御する。
情報が命令の場合は、不揮発性メモリから“１”の１ビ
ット情報が出力されてコントロール回路へ供給される。
その結果、コントロール回路は読出し専用メモリからの
命令をそのまま内部バスへ出力しないように制御する。
【０００９】これにより、外部バスモード時において、
外部メモリが、内蔵ＲＯＭの全データを読み出すプログ
ラムが格納されたメモリと取り替えられたときであって
も、第三者に読出し専用メモリのデータは読み出される
ものの、命令は読み出されないで済む。
外部メモリが、内蔵ＲＯＭの全データを読み出すプログ
ラムが格納されたメモリと取り替えられたときであって
も、第三者に読出し専用メモリのデータは読み出される
ものの、命令は読み出されないで済む。
【００１０】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。図１は、本発明を実施したメモリ内蔵マイクロ
コンピュータの外部バスモード時におけるシステム構成
を示す全体ブロック図である。
明する。図１は、本発明を実施したメモリ内蔵マイクロ
コンピュータの外部バスモード時におけるシステム構成
を示す全体ブロック図である。
【００１１】このマイクロコンピュータは、プログラム
に従って各実行ユニットを制御するＣＰＵ（中央処理装
置）１と、このＣＰＵ１の動作プログラム等が格納され
た内部ＲＯＭ２と、主にＣＰＵ１の作業領域を提供する
内部ＲＡＭ（ランダム・アクセス・メモリ）３と、前記
ＣＰＵ１内部に設けられ読み出す命令やデータのアドレ
スを保持するプログラムカウンタ（ＰＣ）４と、処理に
関連してタイミングを定める等に用いられるタイマ５
と、外部とのデータの入出力を行うＩ／Ｏ６と、ポート
７とを有している。これらは、データバス８、アドレス
バス９及びコントロールバス１０を介して相互に接続さ
れている。
に従って各実行ユニットを制御するＣＰＵ（中央処理装
置）１と、このＣＰＵ１の動作プログラム等が格納され
た内部ＲＯＭ２と、主にＣＰＵ１の作業領域を提供する
内部ＲＡＭ（ランダム・アクセス・メモリ）３と、前記
ＣＰＵ１内部に設けられ読み出す命令やデータのアドレ
スを保持するプログラムカウンタ（ＰＣ）４と、処理に
関連してタイミングを定める等に用いられるタイマ５
と、外部とのデータの入出力を行うＩ／Ｏ６と、ポート
７とを有している。これらは、データバス８、アドレス
バス９及びコントロールバス１０を介して相互に接続さ
れている。
【００１２】さらに、上記マイクロコンピュータには、
データバス８、アドレスバス９及びコントロールバス１
０を介して外部ＲＯＭ１１と、外部ＲＡＭ１２と、外部
Ｉ／Ｏ１３とが接続されている。
データバス８、アドレスバス９及びコントロールバス１
０を介して外部ＲＯＭ１１と、外部ＲＡＭ１２と、外部
Ｉ／Ｏ１３とが接続されている。
【００１３】図２は、図１中の内部ＲＯＭ２の内部構成
を示すブロック図である。
を示すブロック図である。
【００１４】この内部ＲＯＭ２は、メモリセルがマトリ
クス状に配置された内部ＲＯＭマトリクス２１と、この
内部ＲＯＭマトリクス２１の全アドレスに対して各１ビ
ットずつのデータ（１ビット情報）を格納する不揮発性
メモリ２２と、アドレスバス９からのアドレス信号を受
けてデコードするアドレスデコーダ２３と、該アドレス
デコーダ２３により選択されたアドレスで指定される前
記内部ＲＯＭマトリクス２１及び不揮発性メモリ２２中
の情報をそれぞれ読み出す読み出し回路２４，２５とを
有している。
クス状に配置された内部ＲＯＭマトリクス２１と、この
内部ＲＯＭマトリクス２１の全アドレスに対して各１ビ
ットずつのデータ（１ビット情報）を格納する不揮発性
メモリ２２と、アドレスバス９からのアドレス信号を受
けてデコードするアドレスデコーダ２３と、該アドレス
デコーダ２３により選択されたアドレスで指定される前
記内部ＲＯＭマトリクス２１及び不揮発性メモリ２２中
の情報をそれぞれ読み出す読み出し回路２４，２５とを
有している。
【００１５】ここで、不揮発性メモリ２２には、各アド
レスに対応する内部ＲＯＭマトリクス２１の情報に従っ
て、命令に対しては“１”、データに対しては“０”の
１ビット情報がそれぞれ書き込まれている。
レスに対応する内部ＲＯＭマトリクス２１の情報に従っ
て、命令に対しては“１”、データに対しては“０”の
１ビット情報がそれぞれ書き込まれている。
【００１６】さらに、前記読み出し回路２４の出力側に
はバスバッファ２６が接続され、さらに読み出し回路２
５の出力側にはコントロール回路２７が接続されてい
る。このコントロール回路２７は、前記読み出し回路２
５からの信号とコントロールバス１０からのＲＯＭセレ
クト信号Ｓ１、フェッチ信号Ｓ２及びデータリード信号
Ｓ３とを受けてイネーブル信号あるいはディセーブ信号
をバスバッファ２６へ出力する。
はバスバッファ２６が接続され、さらに読み出し回路２
５の出力側にはコントロール回路２７が接続されてい
る。このコントロール回路２７は、前記読み出し回路２
５からの信号とコントロールバス１０からのＲＯＭセレ
クト信号Ｓ１、フェッチ信号Ｓ２及びデータリード信号
Ｓ３とを受けてイネーブル信号あるいはディセーブ信号
をバスバッファ２６へ出力する。
【００１７】すなわち、コントロール回路２７は、２入
力ＮＡＮＤゲート２７ａと２入力ＯＲゲート２７ｂと２
入力ＮＡＮＤゲート２７ｃとを縦続接続して構成されて
いる。そのうち、一段目のＮＡＮＤゲート２７ａの入力
側には読み出し回路２５からの信号とデータリード信号
Ｓ３とが供給され、２段目のＯＲゲート２７ｂの入力側
にはＮＡＮＤゲート２７ａの出力信号とフェッチ信号Ｓ
２とが供給され、最終段であるＮＡＮＤゲート２７ｃの
入力側にはＯＲゲート２７ｂの出力信号とＲＯＭセレク
ト信号Ｓ１とが供給されるようになっている。
力ＮＡＮＤゲート２７ａと２入力ＯＲゲート２７ｂと２
入力ＮＡＮＤゲート２７ｃとを縦続接続して構成されて
いる。そのうち、一段目のＮＡＮＤゲート２７ａの入力
側には読み出し回路２５からの信号とデータリード信号
Ｓ３とが供給され、２段目のＯＲゲート２７ｂの入力側
にはＮＡＮＤゲート２７ａの出力信号とフェッチ信号Ｓ
２とが供給され、最終段であるＮＡＮＤゲート２７ｃの
入力側にはＯＲゲート２７ｂの出力信号とＲＯＭセレク
ト信号Ｓ１とが供給されるようになっている。
【００１８】バスバッファ２６は、前記コントロール回
路２７からイネーブル信号を受け取ったときは前記読み
だし回路２４の出力データをデータバス８へ出力し、ま
たディセーブ信号を受け取ったときは固定データをデー
タバス８へ出力するように構成されている。すなわち、
コントロール回路２７は、読みだし回路２４の出力デー
タをバスバッファ２６からデータバス８へ出力するのを
選択的に制御する機能を有する。
路２７からイネーブル信号を受け取ったときは前記読み
だし回路２４の出力データをデータバス８へ出力し、ま
たディセーブ信号を受け取ったときは固定データをデー
タバス８へ出力するように構成されている。すなわち、
コントロール回路２７は、読みだし回路２４の出力デー
タをバスバッファ２６からデータバス８へ出力するのを
選択的に制御する機能を有する。
【００１９】次に、以上のように構成されるメモリ内蔵
マイクロコンピュータの動作を説明する。
マイクロコンピュータの動作を説明する。
【００２０】（１）まず、プログラムカウンタ４により
外部ＲＯＭ１１のアドレスが指定され、その指定された
外部ＲＯＭ１１のアドレスが例えば図３に示す命令１１
ａ，１１ｂである場合について説明する。
外部ＲＯＭ１１のアドレスが指定され、その指定された
外部ＲＯＭ１１のアドレスが例えば図３に示す命令１１
ａ，１１ｂである場合について説明する。
【００２１】図３に示す命令１１ａの“ＬＤ Ａ（内部
ＲＯＭ）”の指示により指定された内部ＲＯＭ２のアド
レス信号が、アドレスバス９を介してアドレスデコーダ
２３に入力される。その結果、アドレスデコーダ２は、
前記アドレス信号に対応したアドレスを生成し、このア
ドレスで指定される内部ＲＯＭマトリクス２１の情報が
読出し回路２４へ出力され、バスバッファ２６に供給さ
れる。この時、読み出された内部ＲＯＭマトリクス２１
の情報がデータの場合は、不揮発性メモリ２２から読出
し回路２５へ“０”が出力されて、コントロール回路２
７へ供給される。
ＲＯＭ）”の指示により指定された内部ＲＯＭ２のアド
レス信号が、アドレスバス９を介してアドレスデコーダ
２３に入力される。その結果、アドレスデコーダ２は、
前記アドレス信号に対応したアドレスを生成し、このア
ドレスで指定される内部ＲＯＭマトリクス２１の情報が
読出し回路２４へ出力され、バスバッファ２６に供給さ
れる。この時、読み出された内部ＲＯＭマトリクス２１
の情報がデータの場合は、不揮発性メモリ２２から読出
し回路２５へ“０”が出力されて、コントロール回路２
７へ供給される。
【００２２】さらに、命令１１ａにより“１”のＲＯＭ
セレクト信号Ｓ１及びデータリードＳ３もコントロール
バス１０を介してコントロール回路２７へ供給される。
これによって、コントロール回路２７からイネーブル信
号（“０”）がバスバッファ２６に供給され、データバ
ス８に内部ＲＯＭ２のデータが読み出される。
セレクト信号Ｓ１及びデータリードＳ３もコントロール
バス１０を介してコントロール回路２７へ供給される。
これによって、コントロール回路２７からイネーブル信
号（“０”）がバスバッファ２６に供給され、データバ
ス８に内部ＲＯＭ２のデータが読み出される。
【００２３】一方、読み出された内部ＲＯＭ２の情報が
命令の場合には、不揮発性メモリ２２から読出し回路２
５へ“１”が出力されて、コントロール回路２７へ供給
される。そして、命令１１ａにより“１”のＲＯＭセレ
クト信号Ｓ１及びデータリードＳ３もコントロールバス
１０を介してコントロール回路２７へ供給され、その結
果、コントロール回路２７からディセーブ信号
（“１”）がバスバッファ２６に供給される。すると、
バスバッファ２６から固定データがデータバス８に読み
出される。
命令の場合には、不揮発性メモリ２２から読出し回路２
５へ“１”が出力されて、コントロール回路２７へ供給
される。そして、命令１１ａにより“１”のＲＯＭセレ
クト信号Ｓ１及びデータリードＳ３もコントロールバス
１０を介してコントロール回路２７へ供給され、その結
果、コントロール回路２７からディセーブ信号
（“１”）がバスバッファ２６に供給される。すると、
バスバッファ２６から固定データがデータバス８に読み
出される。
【００２４】次に、図３に示す命令１１ｂの“ＬＤ
（ポート）Ａ”の指示により内部ＲＯＭマトリクス２１
から読み出された情報がポート７からデータバス８を介
して外部に出力される。その時、上述したように内部Ｒ
ＯＭマトリクス２１から読み出された情報がデータであ
る場合は、そのまま読み出されたデータが出力される
が、読み出された情報が命令である場合は、バスバッフ
ァ２６による固定データが出力される。
（ポート）Ａ”の指示により内部ＲＯＭマトリクス２１
から読み出された情報がポート７からデータバス８を介
して外部に出力される。その時、上述したように内部Ｒ
ＯＭマトリクス２１から読み出された情報がデータであ
る場合は、そのまま読み出されたデータが出力される
が、読み出された情報が命令である場合は、バスバッフ
ァ２６による固定データが出力される。
【００２５】（２）プログラムカウンタ４により内部Ｒ
ＯＭ２のアドレスが指定された場合（内部ＲＯＭ２の命
令を実行するため）も、上記の場合と基本的に同様であ
るが、内部ＲＯＭ２の命令では命令をデータとして読み
出すことはない。また、命令が実行される場合は、コン
トロールバス１０からコントロール回路２７に１”のＲ
ＯＭセレクト信号Ｓ１及びフェッチ信号Ｓ２が供給さ
れ、他の信号の状態にかかわらず、コントロール回路２
７からイネーブル信号がバスバッファ２６に供給され
る。そして、読み出された命令がデータバス８を介して
ＣＰＵ１へ供給され、命令が実行される。
ＯＭ２のアドレスが指定された場合（内部ＲＯＭ２の命
令を実行するため）も、上記の場合と基本的に同様であ
るが、内部ＲＯＭ２の命令では命令をデータとして読み
出すことはない。また、命令が実行される場合は、コン
トロールバス１０からコントロール回路２７に１”のＲ
ＯＭセレクト信号Ｓ１及びフェッチ信号Ｓ２が供給さ
れ、他の信号の状態にかかわらず、コントロール回路２
７からイネーブル信号がバスバッファ２６に供給され
る。そして、読み出された命令がデータバス８を介して
ＣＰＵ１へ供給され、命令が実行される。
【００２６】このように本実施例では、外部バスモード
時において、内部ＲＯＭマトリクス２１から読み出され
た情報がデータの場合は、不揮発性メモリ２２から
“０”の１ビット情報が出力されてコントロール回路２
７へ供給される。また、内部ＲＯＭマトリクス２１から
読み出された情報が命令の場合は、不揮発性メモリから
“１”の１ビット情報が出力されてコントロール回路２
７へ供給される。
時において、内部ＲＯＭマトリクス２１から読み出され
た情報がデータの場合は、不揮発性メモリ２２から
“０”の１ビット情報が出力されてコントロール回路２
７へ供給される。また、内部ＲＯＭマトリクス２１から
読み出された情報が命令の場合は、不揮発性メモリから
“１”の１ビット情報が出力されてコントロール回路２
７へ供給される。
【００２７】その結果、読み出された情報がデータの場
合には、コントロール回路２７はそのまま該データをデ
ータバス８へ出力するようにバスバッファ２６を制御す
る。また、読み出された情報が命令の場合には、コント
ロール回路２７は固定データをデータバス８へ出力する
ようにバスバッファ２６を制御する。
合には、コントロール回路２７はそのまま該データをデ
ータバス８へ出力するようにバスバッファ２６を制御す
る。また、読み出された情報が命令の場合には、コント
ロール回路２７は固定データをデータバス８へ出力する
ようにバスバッファ２６を制御する。
【００２８】これにより、外部バスモード時において、
外部ＲＯＭ１１が、内部ＲＯＭ２の全データを読み出す
プログラムが入ったメモリと取り替えられたときであっ
ても、第三者に内部ＲＯＭ２のデータは読み出されるも
のの、命令は読み出されないで済む。このため、第三者
によるプログラムの解読、解析を非常に困難なものとす
ることができる。
外部ＲＯＭ１１が、内部ＲＯＭ２の全データを読み出す
プログラムが入ったメモリと取り替えられたときであっ
ても、第三者に内部ＲＯＭ２のデータは読み出されるも
のの、命令は読み出されないで済む。このため、第三者
によるプログラムの解読、解析を非常に困難なものとす
ることができる。
【００２９】なお、上記実施例においては、バスバッフ
ァ２６はディセーブル信号を受け取ったときは、固定デ
ータをデータバス８へ出力するように構成されているも
のについて述べたが、本発明は、固定データに限らず、
反転データを出力するように構成されているものであっ
てもよい。
ァ２６はディセーブル信号を受け取ったときは、固定デ
ータをデータバス８へ出力するように構成されているも
のについて述べたが、本発明は、固定データに限らず、
反転データを出力するように構成されているものであっ
てもよい。
【００３０】
【発明の効果】以上詳細に説明したように本発明によれ
ば、読出し専用メモリ中の各アドレスにおける情報にそ
れぞれ対応した１ビット情報を格納する不揮発性メモリ
と、前記読出し専用メモリから読み出された情報の内部
バスへの出力を前記１ビット情報に基づいて選択的に制
御するコントロール回路とを設けたので、外部バスモー
ド時において、第三者に読出し専用メモリの全情報を読
み出されることを未然に防止することができる。従っ
て、第三者によるプログラムの解読、解析を非常に困難
なものとすることができる。
ば、読出し専用メモリ中の各アドレスにおける情報にそ
れぞれ対応した１ビット情報を格納する不揮発性メモリ
と、前記読出し専用メモリから読み出された情報の内部
バスへの出力を前記１ビット情報に基づいて選択的に制
御するコントロール回路とを設けたので、外部バスモー
ド時において、第三者に読出し専用メモリの全情報を読
み出されることを未然に防止することができる。従っ
て、第三者によるプログラムの解読、解析を非常に困難
なものとすることができる。
【図１】本発明を実施したメモリ内蔵マイクロコンピュ
ータの外部バスモード時におけるシステム構成を示す全
体ブロック図である。
ータの外部バスモード時におけるシステム構成を示す全
体ブロック図である。
【図２】図１中の内部ＲＯＭ２の内部構成を示すブロッ
ク図である。
ク図である。
【図３】外部ＲＯＭ１１に格納されている命令を示す図
である。
である。
１ ＣＰＵ ２ 内部ＲＯＭ ３ 内部ＲＡＭ ４ プログラムカウンタ ６ Ｉ／Ｏ ７ ポート ８ データバス ９ アドレスバス １０ コントロールバス １１ 外部ＲＯＭ １２ 外部ＲＡＭ ２１ 内部ＲＯＭマトリクス ２２ 不揮発性メモリ ２３ アドレスデコーダ ２４，２５ 読み出し回路 ２６ バスバッファ ２７ コントロール回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 林 浩毅 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内
Claims (2)
- 【請求項１】 命令及びデータを含む情報が格納された
読出し専用メモリと、前記読出し専用メモリまたは外部
メモリ中の命令を内部バスを介して取り込み、該命令を
実行する中央処理装置とを有するメモリ内蔵マイクロコ
ンピュータにおいて、 前記読出し専用メモリ中の各アドレスにおける情報にそ
れぞれ対応した１ビット情報を格納する不揮発性メモリ
と、 前記読出し専用メモリから読み出された情報の前記内部
バスへの出力を前記１ビット情報に基づいて選択的に制
御するコントロール回路とを設けたことを特徴とするメ
モリ内蔵マイクロコンピュータ。 - 【請求項２】 前記不揮発性メモリ中の前記１ビット情
報として、前記読出し専用メモリ中の各アドレスにおけ
る情報がデータであるときには活性ビットを、命令であ
るときには非活性ビットをそれぞれ設定し、 前記コントロール回路は、外部バスモード時に、前記読
出し専用メモリから読み出された情報がデータであると
きに前記活性ビットを取り込んでそのまま該データを前
記内部バスへ出力すると共に、前記読出し専用メモリか
ら読み出された情報が命令であるときに前記非活性ビッ
トを取り込んで前記内部バスへの出力を制御するように
したことを特徴とする請求項１記載のメモリ内蔵マイク
ロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6034535A JPH07244611A (ja) | 1994-03-04 | 1994-03-04 | メモリ内蔵マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6034535A JPH07244611A (ja) | 1994-03-04 | 1994-03-04 | メモリ内蔵マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07244611A true JPH07244611A (ja) | 1995-09-19 |
Family
ID=12416983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6034535A Pending JPH07244611A (ja) | 1994-03-04 | 1994-03-04 | メモリ内蔵マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07244611A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09114743A (ja) * | 1995-10-16 | 1997-05-02 | Nec Corp | シングルチップ・マイクロコンピュータ |
| JP2006350885A (ja) * | 2005-06-20 | 2006-12-28 | Renesas Technology Corp | 半導体装置 |
| JP2007188383A (ja) * | 2006-01-16 | 2007-07-26 | Oki Electric Ind Co Ltd | マイクロコンピュータ |
-
1994
- 1994-03-04 JP JP6034535A patent/JPH07244611A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09114743A (ja) * | 1995-10-16 | 1997-05-02 | Nec Corp | シングルチップ・マイクロコンピュータ |
| JP2006350885A (ja) * | 2005-06-20 | 2006-12-28 | Renesas Technology Corp | 半導体装置 |
| US7822914B2 (en) | 2005-06-20 | 2010-10-26 | Renesas Electronics Corporation | Data protection for non-volatile semiconductor memory using block protection flags |
| US7979630B2 (en) | 2005-06-20 | 2011-07-12 | Renesas Electronics Corporation | Data protection for non-volatile semiconductor memory block using block protection flags |
| US8156280B2 (en) | 2005-06-20 | 2012-04-10 | Renesas Electronics Corporation | Data protection for non-volatile semiconductor memory using block protection |
| JP2007188383A (ja) * | 2006-01-16 | 2007-07-26 | Oki Electric Ind Co Ltd | マイクロコンピュータ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04262438A (ja) | プログラム可能な制御対象セキュリティ機能を有するメモリを具備したデータ・プロセッサ | |
| US20020188830A1 (en) | Bit replacement and extraction instructions | |
| US4926318A (en) | Micro processor capable of being connected with a coprocessor | |
| JPH06275084A (ja) | 不揮発性半導体記憶装置及びそれを用いたデータ処理装置 | |
| JPH02161544A (ja) | シングルチップマイクロコンピュータ | |
| US20030126484A1 (en) | Reduced power option | |
| US5586336A (en) | Microcomputer capable of monitoring internal resources from external | |
| JPH0969064A (ja) | 外部メモリーシステム | |
| JPH0962533A (ja) | シングルチップマイクロプロセッサのテスト回路 | |
| US20050172108A1 (en) | Device and method of switching registers to be accessed by changing operating modes in a processor | |
| JPH0330917Y2 (ja) | ||
| EP0817202B1 (en) | Testing of a semi-conductor integrated circuit device | |
| JP2604319Y2 (ja) | マイクロコンピュータ | |
| JPH09106359A (ja) | 半導体集積回路 | |
| JP2924512B2 (ja) | マイクロコンピュータ | |
| JP2003162411A (ja) | データプロセッサ | |
| JP3027984B2 (ja) | シングルチップマイクロコンピュータ | |
| JPH0784988A (ja) | アドレス出力装置 | |
| CA1317384C (en) | Buffer control circuit for data processor | |
| JP2001075798A (ja) | 情報処理装置 | |
| JPH11203134A (ja) | ビット演算回路 | |
| JPH05298249A (ja) | 情報処理装置のｉｏデバイス制御方式 | |
| JPH01147732A (ja) | 情報処理装置 | |
| JPH04305783A (ja) | マイクロコンピュータ | |
| JPH0676086A (ja) | １チップマイクロコンピュータ |