JPH0357256A - ターゲットマークを有するパッケージリード - Google Patents

ターゲットマークを有するパッケージリード

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Publication number
JPH0357256A
JPH0357256A JP1191503A JP19150389A JPH0357256A JP H0357256 A JPH0357256 A JP H0357256A JP 1191503 A JP1191503 A JP 1191503A JP 19150389 A JP19150389 A JP 19150389A JP H0357256 A JPH0357256 A JP H0357256A
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JP
Japan
Prior art keywords
chip
marks
wire bonding
target mark
target
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP1191503A
Other languages
English (en)
Inventor
Hironobu Itabashi
板橋 宏伸
Toshiaki Ono
俊昭 小野
Yasuo Kaneko
金子 康夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Renesas Eastern Japan Semiconductor Inc
Renesas Semiconductor Package and Test Solutions Co Ltd
Original Assignee
Hitachi Ltd
Hitachi Yonezawa Electronics Co Ltd
Hitachi Tohbu Semiconductor Ltd
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Filing date
Publication date
Application filed by Hitachi Ltd, Hitachi Yonezawa Electronics Co Ltd, Hitachi Tohbu Semiconductor Ltd filed Critical Hitachi Ltd
Priority to JP1191503A priority Critical patent/JPH0357256A/ja
Publication of JPH0357256A publication Critical patent/JPH0357256A/ja
Pending legal-status Critical Current

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    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/50Bond wires
    • H10W72/541Dispositions of bond wires
    • H10W72/5449Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/851Dispositions of multiple connectors or interconnections
    • H10W72/874On different surfaces
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    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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Landscapes

  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [産業上の利用分野] 本発明は半導体パッケージの外部接続端子であるパッケ
ージリードに関し,特に,当該リードにおいてワイヤボ
ンディングする際にその位置決定のv!,mに使用され
るターゲットマークの改良技術に関する. [従来の技術コ 半導体素子を有するチップの電極部(ボンディングパッ
ド)とプリント配線基板上の表面半導体配線(リード)
やリードフレーム(以下パッケージリードという)間を
Au.AQなとの細いワイヤで接続するワイヤボンディ
ングにあっては、認識用カメラで捉えた画像をモニター
TVで、夕一ゲットマークとSされるマークをX−Y座
標により読取って,ワイヤボンディングする位置を決め
たり、搭叔するチノプの位置を決めたり、ズレを修正し
たりしている。
当該ターゲノトマークは、一般に、パンケージリード中
、対称位置に2点設けられており,従来当該ターゲノト
マークは,上下に同じ図形で、例えば円孔を中心に有し
.四辺形に構成されたちのをリートの側面に突設した形
態とむっている。
尚2パソケージリードについて述べた文献の例としては
、口経マグロウヒル社刊「日経エレクロニクスJ 19
84年6月4日号P141−152があげられる。
[発明が解決しようとする課題コ しかるに、このように、ターゲットマークが上下同じ形
態では、仮に、ワイヤボンデイングする位i,y4が逆
になっていても、ワイヤボンダではそれを検出できず、
そのままワイヤボンデイングが行われてしまい、ワイヤ
ボンデイング後には封止が行われてしまうことになる。
その為に、パノケージ内には、正規の向きでなく、18
0°逆向きに収納が行われていることになり、最終選別
で逆納であることを初めて知ることになる。
本発明はかかる事態の発生を防止して、半導体パッケー
ジの歩留を向上させることのできる技術を堤供すること
を目的とする。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細片の記述および添付図面からあきらかにムるであ
ろう。
[課題を解決するための手段] 本願において開示される発明のうち代表的なものの概要
を前単に説明すれば,下記のとおりである。
本発明では、ターゲットマークをそおむし形態のものと
せずに,異なる形態のものに、例えば,上部に位置する
ターゲットマーグは,円孔を中心に有する四辺形のもの
としたら,対称位置の下部ターゲソトマー夕は、四角孔
を中心にイTする五辺形のものとするというように、そ
れらに差異を設けるようにした。
[作用] これにより、ワイヤボンデイングに際し、ワイヤボンダ
は、具なったターゲットマークを認識して、逆向にワイ
ヤボンディングの位+tlがセノトされていても、それ
を容易に検出してその誤りを正すことができ、そのまま
逆向きにワイヤボンデイングされることを防止すること
ができる。
[実施例] 次に、本発明の実施例を図面に基づいて説明する。
当該実施例は本発明をプラスチノクピングリツドアレイ
パッケージ(PPGA)に適用した例を示す。
第l図はパッケージの基板表面の平面図、第2図は当該
パッケージの断面図を示す。
既板1の表面には複数のリード2を有する。
基板lは例えばガラスエポキシ県板により構成され、リ
ード2は例えばフォトリングラフイ技術あるいはスクリ
ーン印刷によるメタライズ層により構成される。
基仮1の中央には,第2図に示すように,半導体素子を
有するチップ3が接合材科4により固若される。
半導体素子を有するチップ3は,例えばシリコン単結晶
基板から成り、周知の技術によってこのチップ内には多
数の回路素子が形或され,工つの回路機能が与えられて
いる。回路素子の具体的例は,例えばMOSI−ランジ
スタから成り、これらの回路素子によって、例えば論理
回路およびメモリの回路機能が形或されている。
複数リード2中,上下対称位置に二つのターゲットマー
ク5,6がリード側而に突設されている。
従来,これらターゲットマークは上下対称位置で同し形
態のものであったが、本発明では当該丈施例でその一例
を示すように、上部ターゲノトマーク5は、その中央に
円孔(貫通孔)を有しそのその周辺が四角形状に構成さ
れ,他方の下部ターゲットマーク6は、その中央に四角
孔(貢通孔)をイIしその周辺が五角形状に4’uiu
されている。
当!亥ターゲットマーク5,6を指標として,ビジコン
管式カメラ又は固体素子カメラなどでXY座標による中
心位iitの決定を行なう。
ワイヤボンダーの当該カメラの倍率が低倍率の時には、
これらターゲットマーク5,6の周辺の形状でボンダ位
置決定を行なうことができる。
ワイヤボンダーの当該カメラの倍率が高倍率の時には、
これらターゲットマーク5,6の中抜きの孔でボンダ位
置決定を行なうことができる。
当該実施例では,上下のターゲントマーク5、6につい
て中抜きの孔およびその周辺形状丼に上下で異なる例を
示しているが,これらいずれかが異なるのみでもよいが
,奸ましくは両者が共に異なる方が検出作業において右
利となる。
ターゲットマーク5、6により上下逆にむっていないか
を検出し、ワイヤボンデイング位置が正しいかどうかを
検出し、また,チツプ3の位置との関係が正しいかどう
かを検出し、必要によりずれを修正して、第2図に示す
ように、チツプ3のボンデイングパソトとリート2との
ワイヤ7によるワイヤボンディングを行なう。当該ワイ
ヤ7は、例えばA IJ細線やAQ細線により描八され
る。
仮に、上記ターゲットマーク5、6によりワイヤボンデ
ィング位置が正しくない時には,正規の位置合せをした
後に、上記ワイヤボンデイングを行なう。
本発明では、これらターゲットマーク5,6に差異を設
け、当該機能を果たす限り、上記例には限足されず,例
えば,第3図変形例に示すように、上方のターゲントマ
ーク5を第1図に示す上部ターゲノ1・マーク5と同じ
とし、一方、下部ターゲン1へマーク6を,その中心に
円孔を有しその周辺を三角形状にしたものであってもよ
い。
これらターゲットマーク5、6にあっては、X−y)+
:標によりその中心が容易に判別できるものが好ましい
第1図および第2図に示すように、基仮1には現数のピ
ン8が立設されている。
当l亥実施例では、当該ピン8とリード2とが基板表而
メタライズ配線9により電気的に接続されている例を示
す。
基板1の周辺には,封止材流れ止め11が形成され,県
板l上部には,封止材↓0がボツテイング技術により充
填され、チップ3などを外的環境から保護している。
当該封止材10には、例えばボソテイングレジンが使用
されている。
本発明によれば、上記のように,リード2のタ−ゲノト
マーク5、6を異むる形態のものにしたので、ワイヤボ
ンデイングに先立って逆方向にワイヤボンディングして
しまうことを防止することができ、従って、ワイヤボン
デイング後あるいは封止後に逆納であることを知って製
品を不良にさせてしまうことを未然に防止できる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが,本発明は上記実施例に限定される
ものでなく、その要旨を逸脱しない範囲で神々変更可能
であることはいうまでもない。
以」二の説明では主として本発明者によってなされた発
明をその音景となった利用分51FであるPPGAに適
用した例を示したがそれに限定されず、例えばセラミノ
クPGAなど他のパノケージについても適用することが
できる。
[発明の効果] 本願において開示される発明のうち代表的なものによっ
て得られる効果を浦Q’に説明すれば,下記のとうりで
ある。
本発明によればターゲットマークを指標として正規のワ
イヤボンデイング、正規位置のチップの収納を行うこと
ができ,半導体装置の歩留を向上させることができた。
【図面の簡単な説明】
第l図は本発明の実施例を示す平面図、第2図は本発明
の実施例を示す断面図、第3図は本発明の他の実施例を
示す平面図である。 1・・基板        2・・リード3・・チップ
      4・・接合材料5,6・・ターゲットマー
ク 7・・ワイヤ      8・・ピン 9・・メタライズ配線  10・・封止材1l・・封止
材流れ止め 第 1 図 2 b 第 2 図

Claims (1)

  1. 【特許請求の範囲】 1、半導体素子を有するチップのボンディングパッドと
    ワイヤボンディングしてパッケージ外部と導通させるパ
    ッケージリードであって、ワイヤボンディング位置決定
    を行うためのターゲットマークを複数対称位置に有する
    パッケージリードにおいて、当該リード中の当該ターゲ
    ットマークを相互に同じものとせずにそれらに差異を設
    けて成ることを特徴とするターゲットマークを有するパ
    ッケージリード。 2、一方のターゲットマークが、円孔を中心に有する四
    辺形に構成され、他方のターゲットマークが四角孔を中
    心に有する五辺形に構成されてなる、請求項1に記載の
    ターゲットマークを有するパッケージリード。
JP1191503A 1989-07-26 1989-07-26 ターゲットマークを有するパッケージリード Pending JPH0357256A (ja)

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JP1191503A JPH0357256A (ja) 1989-07-26 1989-07-26 ターゲットマークを有するパッケージリード

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JP1191503A JPH0357256A (ja) 1989-07-26 1989-07-26 ターゲットマークを有するパッケージリード

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JPH0357256A true JPH0357256A (ja) 1991-03-12

Family

ID=16275736

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JP (1) JPH0357256A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006140535A (ja) * 1999-01-08 2006-06-01 Aisin Aw Co Ltd 電子部品

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006140535A (ja) * 1999-01-08 2006-06-01 Aisin Aw Co Ltd 電子部品

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