JPH0357489B2 - - Google Patents
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- Publication number
- JPH0357489B2 JPH0357489B2 JP60097282A JP9728285A JPH0357489B2 JP H0357489 B2 JPH0357489 B2 JP H0357489B2 JP 60097282 A JP60097282 A JP 60097282A JP 9728285 A JP9728285 A JP 9728285A JP H0357489 B2 JPH0357489 B2 JP H0357489B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- supply voltage
- output
- level
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、マイクロプロセツサアナライザの入
出力インターフエースの出力レベル制御に関する
ものである。
出力インターフエースの出力レベル制御に関する
ものである。
（従来の技術）
従来より、マイクロプロセツサ応用機器に使用
されるマイクロプロセツサの動作をインサーキツ
ト方式で試験ないし解析することのできるマイク
ロプロセツサアナライザはよく知られている。マ
イクロプロセツサアナライザは、その本体側に対
象とするプロセツサ（ターゲツトプロセツサ）の
種類に適合して専用のパーソナルモジユールが実
装される。このパーソナルモジユールによりター
ゲツトプロセツサが作動させるが、第３図に示す
ようにこのモジユールからはケーブル１を介して
プローブ（一般にPODと略称される）２が接続
されている。このPOD上にターゲツトプロセツ
サ（CPU）３を装着する一方、バツフア４及び
ケーブル５を介してPODから出ているソケツト
コネクタ６をターゲツトボード７上のマイクロプ
ロセツサソケツト８に差込んで接続し、POD上
のマイクロプロセツサがターゲツトボードのメモ
リやＩ／Ｏ装置をアクセスすることができるよう
になつている。
されるマイクロプロセツサの動作をインサーキツ
ト方式で試験ないし解析することのできるマイク
ロプロセツサアナライザはよく知られている。マ
イクロプロセツサアナライザは、その本体側に対
象とするプロセツサ（ターゲツトプロセツサ）の
種類に適合して専用のパーソナルモジユールが実
装される。このパーソナルモジユールによりター
ゲツトプロセツサが作動させるが、第３図に示す
ようにこのモジユールからはケーブル１を介して
プローブ（一般にPODと略称される）２が接続
されている。このPOD上にターゲツトプロセツ
サ（CPU）３を装着する一方、バツフア４及び
ケーブル５を介してPODから出ているソケツト
コネクタ６をターゲツトボード７上のマイクロプ
ロセツサソケツト８に差込んで接続し、POD上
のマイクロプロセツサがターゲツトボードのメモ
リやＩ／Ｏ装置をアクセスすることができるよう
になつている。
（発明が解決しようとする問題点）
ところで、マイクロプロセツサはＮ・MOSチ
ツプによりTTLレベルで出力されるのが普通で
あつた。従つて、入出力信号の授受は総べて
TTLレベルで行われていた。バツフア４はプロ
ーブ先端からプローブ内部へのゲートとして位置
付けられ、通常TTLのICバツフアで構成されて
いる。
ツプによりTTLレベルで出力されるのが普通で
あつた。従つて、入出力信号の授受は総べて
TTLレベルで行われていた。バツフア４はプロ
ーブ先端からプローブ内部へのゲートとして位置
付けられ、通常TTLのICバツフアで構成されて
いる。
最近、高密度化、省電力化が進み、CPUチツ
プはもとよりユーザー側の回路の周辺もCMOS
のICで構成されるようになつてきた。そのよう
なCMOS回路のユーザーターゲツトに従来の
Ｎ・MOS用のプローブを接続すると不都合が生
ずる。一つには、ユーザー側回路の電源がオフの
とき、プローブの電源が入るとCMOS入力に逆
バイアスがかかり、ゲートを破壊することにな
る。また、ユーザー側の電源がオンで、プローブ
の電源電圧がユーザー側より高い場合、ラツチア
ツプを起こすことがあり、ユーザー側ICを破壊
することもある。
プはもとよりユーザー側の回路の周辺もCMOS
のICで構成されるようになつてきた。そのよう
なCMOS回路のユーザーターゲツトに従来の
Ｎ・MOS用のプローブを接続すると不都合が生
ずる。一つには、ユーザー側回路の電源がオフの
とき、プローブの電源が入るとCMOS入力に逆
バイアスがかかり、ゲートを破壊することにな
る。また、ユーザー側の電源がオンで、プローブ
の電源電圧がユーザー側より高い場合、ラツチア
ツプを起こすことがあり、ユーザー側ICを破壊
することもある。
本発明の目的は、この様な点を解決するもの
で、ターゲツトボードの構成がCMOSのICであ
つても、ターゲツトボードの電源電圧を監視しな
がら、プローブのインターフエースバツフアの出
力レベルを制御することによつてユーザー側に影
響を与えずに接続することができるマイクロプロ
セツサアナライザのレベルコントローラを提供す
ることにある。
で、ターゲツトボードの構成がCMOSのICであ
つても、ターゲツトボードの電源電圧を監視しな
がら、プローブのインターフエースバツフアの出
力レベルを制御することによつてユーザー側に影
響を与えずに接続することができるマイクロプロ
セツサアナライザのレベルコントローラを提供す
ることにある。
この様な目的を達成するために本発明では、ユ
ーザーターゲツトボードの電源電圧をモニター
し、NPNトランジスタをエミツタフオロワーに
用いて、クランプダイオードを電流駆動すると共
に、前記電源電圧がオフ状態のときは“LOW”
レベルの出力する手段を備え、前記クランプダイ
オードによつて出力信号ラインをクランプしてユ
ーザーターゲツトボードの電源電圧と等しい
“HIGH”レベルが出力されるようにし、またユ
ーザーターゲツトボードの電源電圧がオフのとき
には出力レベルを０ボルトとするよう出力段のイ
ンターフエースのバツフアを制御するようにした
ことを特徴とする。
ーザーターゲツトボードの電源電圧をモニター
し、NPNトランジスタをエミツタフオロワーに
用いて、クランプダイオードを電流駆動すると共
に、前記電源電圧がオフ状態のときは“LOW”
レベルの出力する手段を備え、前記クランプダイ
オードによつて出力信号ラインをクランプしてユ
ーザーターゲツトボードの電源電圧と等しい
“HIGH”レベルが出力されるようにし、またユ
ーザーターゲツトボードの電源電圧がオフのとき
には出力レベルを０ボルトとするよう出力段のイ
ンターフエースのバツフアを制御するようにした
ことを特徴とする。
（実施例）
以下図面を用いて本発明を詳しく説明する。第
１図は本発明に係るレベルコントローラの一実施
例を示す構成図である。図において、１０はター
ゲツトボードの電源電圧レベルを監視する電源電
圧モニタ回路である。１１はレベルクランプ回路
で、ターゲツトボードの電源電圧と等しいレベル
でTTLレベルのインターフエースバツフア１２
の出力をクランプする。また、ターゲツトボード
の電源がオフ状態のときにはこのバツフア１２よ
り出力が出ないように、ゲート回路１３を経由し
て出力される制御信号によりバツフアの出力をハ
イインピーダンスにする。ターゲツトボードの電
源がオフ状態のときにはクランプレベルも０ボル
トとなるため、バツフア１２の出力がハイインピ
ーダンスになつてもユーザー側に出力されるレベ
ルは０ボルトであり、むしろクランプ電流を軽減
してクランプ回路の負荷を軽くする働きがある。
１図は本発明に係るレベルコントローラの一実施
例を示す構成図である。図において、１０はター
ゲツトボードの電源電圧レベルを監視する電源電
圧モニタ回路である。１１はレベルクランプ回路
で、ターゲツトボードの電源電圧と等しいレベル
でTTLレベルのインターフエースバツフア１２
の出力をクランプする。また、ターゲツトボード
の電源がオフ状態のときにはこのバツフア１２よ
り出力が出ないように、ゲート回路１３を経由し
て出力される制御信号によりバツフアの出力をハ
イインピーダンスにする。ターゲツトボードの電
源がオフ状態のときにはクランプレベルも０ボル
トとなるため、バツフア１２の出力がハイインピ
ーダンスになつてもユーザー側に出力されるレベ
ルは０ボルトであり、むしろクランプ電流を軽減
してクランプ回路の負荷を軽くする働きがある。
レベルゲート回路１３は、電源電圧モニタ回路
１０からの信号に応じて、制御信号生成回路１４
の出力信号の通過を制御するものである。制御信
号生成回路１４はゲート条件信号が与えられたと
きに制御信号を出力するようになつている。
１０からの信号に応じて、制御信号生成回路１４
の出力信号の通過を制御するものである。制御信
号生成回路１４はゲート条件信号が与えられたと
きに制御信号を出力するようになつている。
第２図はレベルコントローラの一具体例を示す
構成図である。電源電圧モニタ回路１０におい
て、コレクタに＋５ボルト電圧が印加されたトラ
ンジスタTR１は、そのベースには直列接続の抵
抗R1，R2を介してターゲツトの電源電圧V+が印
加され、またエミツタはコンデンサC2が並列接
続された抵抗R3を介してコモンラインに接続さ
れている。更に前記直列接続の抵抗R1とR2の共
通接続点はコンデンサC1を介してコモンライン
に接続されている。また、トランジスタTR１の
エミツタにはレベルクランプ用のクランプダイオ
ードDi（ｉ＝１，２，……，ｎ）が接続されてい
る。抵抗R6はクランプ電流の制限抵抗で、低低
レベル出力が保障できる出力電流に対してマージ
ンを持つて選定定される。
構成図である。電源電圧モニタ回路１０におい
て、コレクタに＋５ボルト電圧が印加されたトラ
ンジスタTR１は、そのベースには直列接続の抵
抗R1，R2を介してターゲツトの電源電圧V+が印
加され、またエミツタはコンデンサC2が並列接
続された抵抗R3を介してコモンラインに接続さ
れている。更に前記直列接続の抵抗R1とR2の共
通接続点はコンデンサC1を介してコモンライン
に接続されている。また、トランジスタTR１の
エミツタにはレベルクランプ用のクランプダイオ
ードDi（ｉ＝１，２，……，ｎ）が接続されてい
る。抵抗R6はクランプ電流の制限抵抗で、低低
レベル出力が保障できる出力電流に対してマージ
ンを持つて選定定される。
これらクランプダイオード，バツフア及び抵抗
でなる回路部分はユーザーターゲツトへの各入出
力信号線ごとに同様に用意されている。なお、こ
れらバツフアには共通にゲート回路１３の出力が
与えられる。
でなる回路部分はユーザーターゲツトへの各入出
力信号線ごとに同様に用意されている。なお、こ
れらバツフアには共通にゲート回路１３の出力が
与えられる。
電源電圧モニタ回路１０はまたトランジスタ
TR２を有し、そのベースには抵抗R4を介してタ
ーゲツトの電源電圧V+が与えられ、またそのコ
レクタには＋５ボルト電圧が印加され、またその
エミツタは抵抗R5を介してコモンラインに接続
されている。そしてこのエミツタ電圧はバツフア
Ｂを介してゲート回路１３に導かれている。
TR２を有し、そのベースには抵抗R4を介してタ
ーゲツトの電源電圧V+が与えられ、またそのコ
レクタには＋５ボルト電圧が印加され、またその
エミツタは抵抗R5を介してコモンラインに接続
されている。そしてこのエミツタ電圧はバツフア
Ｂを介してゲート回路１３に導かれている。
このような構成における動作を次に詳しく説明
する。プローブ先端のコネクタをターゲツトに接
続すると、電源電圧モニタ回路１０に与えられた
ターゲツトの電源電圧V+は抵抗R1，R2を経てト
ランジスタTR１に供給される。これによりTR
１がオンし、そのエミツタ電位は（ベース電圧）
−（Vbe）（ただし、VbeはTR１のベース・エミ
ツタ間電圧で約0.7ボルト）まだ引上げられる。
同時に、クランプターゲツトのクランプ電流を抵
抗R3にバイアスする。
する。プローブ先端のコネクタをターゲツトに接
続すると、電源電圧モニタ回路１０に与えられた
ターゲツトの電源電圧V+は抵抗R1，R2を経てト
ランジスタTR１に供給される。これによりTR
１がオンし、そのエミツタ電位は（ベース電圧）
−（Vbe）（ただし、VbeはTR１のベース・エミ
ツタ間電圧で約0.7ボルト）まだ引上げられる。
同時に、クランプターゲツトのクランプ電流を抵
抗R3にバイアスする。
他方、抵抗R4を介して供給される電源電圧V+
によりオンしたトランジスタTR２のエミツタレ
ベルは、TR１側がR1，C1によりデイレイを持つ
てオンするためにクランプ電圧よりも早くオンと
なり、ゲート出力制御を行う。クランプ電圧はそ
の後暫くしてオンするため、ターゲツトの電源オ
ン時は０ボルトである。したがつて、ターゲツト
ボードに対しては影響を与えず、TR１のエミツ
タ電位にターゲツト順方向オン電圧0.7ボルトを
加算した電圧、すなわち近似的にターゲツトボー
ドの電源電圧V+に等しいかそれよりも低い値で
出力される。
によりオンしたトランジスタTR２のエミツタレ
ベルは、TR１側がR1，C1によりデイレイを持つ
てオンするためにクランプ電圧よりも早くオンと
なり、ゲート出力制御を行う。クランプ電圧はそ
の後暫くしてオンするため、ターゲツトの電源オ
ン時は０ボルトである。したがつて、ターゲツト
ボードに対しては影響を与えず、TR１のエミツ
タ電位にターゲツト順方向オン電圧0.7ボルトを
加算した電圧、すなわち近似的にターゲツトボー
ドの電源電圧V+に等しいかそれよりも低い値で
出力される。
このような制御の下でプローブのインターフエ
ースバツフアの方向性を指定する信号DIRやバス
使用可能信号BUS.Eが作用する。
ースバツフアの方向性を指定する信号DIRやバス
使用可能信号BUS.Eが作用する。
（発明の効果）
以上説明したように、本発明によれば、
CMOSマイクロプロセツサが用いられ、その周
辺もCMOSで構成されたようなユーザーターゲ
ツトボードに対して、プロセツサアナライザのサ
ポートが可能となり、また更にユーザーの電源電
圧の変動にも追従できるため、電源電圧の不整合
によつて生じるユーザーのICを破壊を防止する
ことができる。
CMOSマイクロプロセツサが用いられ、その周
辺もCMOSで構成されたようなユーザーターゲ
ツトボードに対して、プロセツサアナライザのサ
ポートが可能となり、また更にユーザーの電源電
圧の変動にも追従できるため、電源電圧の不整合
によつて生じるユーザーのICを破壊を防止する
ことができる。
第１図は本発明に係るレベルコントローラの一
実施例を示す構成図、第２図はレベルコントロー
ラの一具体例を示す構成図、第３図はマイクロプ
ロセツサアナライザにおけるプローブ部分の略示
的構成図である。 ２…プローブ、４…インターフエースバツフ
ア、７…ユーザーターゲツトボード、１０…電源
電圧モニタ回路、１１…レベルクランプ回路、１
２…インターフエースバツフア、１３…ゲート回
路、１４…制御信号生成回路。
実施例を示す構成図、第２図はレベルコントロー
ラの一具体例を示す構成図、第３図はマイクロプ
ロセツサアナライザにおけるプローブ部分の略示
的構成図である。 ２…プローブ、４…インターフエースバツフ
ア、７…ユーザーターゲツトボード、１０…電源
電圧モニタ回路、１１…レベルクランプ回路、１
２…インターフエースバツフア、１３…ゲート回
路、１４…制御信号生成回路。
Claims (1)
- 【特許請求の範囲】 １ インサーキツトエミユレータ方式によりター
ゲツトマイクロプロセツサの動作を試験すること
ができるように構成されたアナライザにおいて、 ターゲツトボードの電源電圧を検出し、この電
源電圧の変化に緩かに追従する電圧出力と、この
電源電圧がオフ状態のときに禁止信号を出力する
電源電圧モニタ回路と、 出力段インターフエースバツフアの出力ライン
を前記電源電圧モニタ回路の出力電圧にクランプ
するレベルクランプ回路と、 出力段インターフエースバツフアに与える制御
信号を前記電源電圧モニタ回路が出力する禁止信
号でゲートするゲート回路 とを具備し、前記出力段インターフエースバツフ
アの出力レベルがターゲツトボードの電源電圧と
等しいレベルとなり、かつターゲツトボードの電
源電圧がオフ状態のときは出力レベルが零となる
ように制御し、動作中はターゲツトボードの電源
電圧レベルに出力がクランプされることを特徴と
するマイクロプロセツサアナライザに使用のレベ
ルコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60097282A JPS61255443A (ja) | 1985-05-08 | 1985-05-08 | レベルコントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60097282A JPS61255443A (ja) | 1985-05-08 | 1985-05-08 | レベルコントロ−ラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61255443A JPS61255443A (ja) | 1986-11-13 |
| JPH0357489B2 true JPH0357489B2 (ja) | 1991-09-02 |
Family
ID=14188154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60097282A Granted JPS61255443A (ja) | 1985-05-08 | 1985-05-08 | レベルコントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61255443A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01307838A (ja) * | 1988-06-06 | 1989-12-12 | Nec Ic Microcomput Syst Ltd | マイクロコンピュータのエミュレータ |
-
1985
- 1985-05-08 JP JP60097282A patent/JPS61255443A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61255443A (ja) | 1986-11-13 |
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